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    APPARATUS AND METHOD OF IMPROVED PERMUTE INSTRUCTIONS
    4.
    发明申请
    APPARATUS AND METHOD OF IMPROVED PERMUTE INSTRUCTIONS 有权
    改进的说明书的装置和方法

    公开(公告)号：US20130290687A1

    公开(公告)日：2013-10-31

    申请号：US13976993

    申请日：2011-12-23

    申请人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

    发明人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30029 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036

    摘要： An apparatus is described having instruction execution logic circuitry. The instruction execution logic circuitry has input vector element routing circuitry to perform the following for each of three different instructions: for each of a plurality of output vector element locations, route into an output vector element location an input vector element from one of a plurality of input vector element locations that are available to source the output vector element. The output vector element and each of the input vector element locations are one of three available bit widths for the three different instructions. The apparatus further includes masking layer circuitry coupled to the input vector element routing circuitry to mask a data structure created by the input vector routing element circuitry. The masking layer circuitry is designed to mask at three different levels of granularity that correspond to the three available bit widths.

    摘要翻译： 描述了具有指令执行逻辑电路的装置。 指令执行逻辑电路具有输入向量元素路由电路，以对三个不同的指令中的每一个执行以下操作：对于多个输出向量元素位置中的每一个，将输入向量元素从多个 可用于输出输出向量元素的输入向量元素位置。 输出向量元素和每个输入向量元素位置是三个不同指令的三个可用位宽之一。 该装置还包括耦合到输入向量元素路由电路以屏蔽由输入向量路由选择元件电路产生的数据结构的掩蔽层电路。 掩蔽层电路被设计为以与三个可用位宽对应的三个不同的粒度级别进行掩蔽。

    PACKED DATA OPERATION MASK REGISTER ARITHMETIC COMBINATION PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS
    5.
    发明申请
    PACKED DATA OPERATION MASK REGISTER ARITHMETIC COMBINATION PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS 有权
    包装数据操作面板寄存器算术组合处理器，方法，系统和指令

    公开(公告)号：US20130275728A1

    公开(公告)日：2013-10-17

    申请号：US13976885

    申请日：2011-12-22

    申请人： Bret L. Toll ,  Robert Valentine ,  Jesus Corbal San Adrian ,  Elmoustapha Ould-Ahmed-Vall ,  Mark J. Charney

    发明人： Bret L. Toll ,  Robert Valentine ,  Jesus Corbal San Adrian ,  Elmoustapha Ould-Ahmed-Vall ,  Mark J. Charney

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3001 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30036

    摘要： A method of an aspect includes receiving a packed data operation mask register arithmetic combination instruction. The packed data operation mask register arithmetic combination instruction indicates a first packed data operation mask register, indicates a second packed data operation mask register, and indicates a destination storage location. An arithmetic combination of at least a portion of bits of the first packed data operation mask register and at least a corresponding portion of bits of the second packed data operation mask register is stored in the destination storage location in response to the packed data operation mask register arithmetic combination instruction. Other methods, apparatus, systems, and instructions are disclosed.

    摘要翻译： 一种方面的方法包括接收压缩数据操作屏蔽寄存器算术组合指令。 打包数据操作屏蔽寄存器算术组合指令指示第一打包数据操作屏蔽寄存器，指示第二打包数据操作屏蔽寄存器，并指示目的地存储位置。 响应于打包数据操作屏蔽寄存器，将第一打包数据操作屏蔽寄存器的位的至少一部分与第二打包数据操作屏蔽寄存器的位的至少相应部分的算术组合存储在目的地存储位置中 算术组合指令。 公开了其它方法，装置，系统和指令。

    Apparatus and method of improved extract instructions
    7.
    发明授权
    Apparatus and method of improved extract instructions 有权
    改进提取指令的装置和方法

    公开(公告)号：US09588764B2

    公开(公告)日：2017-03-07

    申请号：US13976998

    申请日：2011-12-23

    申请人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

    发明人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30149 ,  G06F9/3001 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3013 ,  G06F9/30145

    摘要： An apparatus is described that includes instruction execution circuitry to execute first, second, third, and fourth instructions, the first and second instructions select a first group of input vector elements from one of multiple first non-overlapping sections of respective first and second input vectors. Each of the multiple first non-overlapping sections have a same bit width as the first group. Both the third and fourth instructions select a second group of input vector elements from one of multiple second non overlapping sections of respective third and fourth input vectors. The second group has a second bit width that is larger than the first bit width. Each of multiple second non overlapping sections have a same bit width as the second group. The apparatus includes masking layer circuitry to mask the first and second groups at a first granularity and second granularity.

    摘要翻译： 描述了一种装置，其包括执行第一，第二，第三和第四指令的指令执行电路，第一和第二指令从第一和第二输入向量的多个第一非重叠部分之一中选择第一组输入向量元素 。 多个第一非重叠部分中的每一个具有与第一组相同的位宽度。 第三和第四指令都从相应的第三和第四输入向量的多个第二非重叠部分之一中选择第二组输入向量元素。 第二组具有比第一位宽大的第二位宽度。 多个第二非重叠部分中的每一个具有与第二组相同的位宽度。 该装置包括掩蔽层电路，以第一粒度和第二粒度掩蔽第一和第二组。

    INSTRUCTION EXECUTION UNIT THAT BROADCASTS DATA VALUES AT DIFFERENT LEVELS OF GRANULARITY
    8.
    发明申请
    INSTRUCTION EXECUTION UNIT THAT BROADCASTS DATA VALUES AT DIFFERENT LEVELS OF GRANULARITY 有权
    指定执行单位在不同级别的范围内广播数据值

    公开(公告)号：US20130339664A1

    公开(公告)日：2013-12-19

    申请号：US13976003

    申请日：2011-12-23

    申请人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney

    发明人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30145 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/3887

    摘要： An apparatus is described that includes an execution unit to execute a first instruction and a second instruction. The execution unit includes input register space to store a first data structure to be replicated when executing the first instruction and to store a second data structure to be replicated when executing the second instruction. The first and second data structures are both packed data structures. Data values of the first packed data structure are twice as large as data values of the second packed data structure. The first data structure is four times as large as the second data structure. The execution unit also includes replication logic circuitry to replicate the first data structure when executing the first instruction to create a first replication data structure, and, to replicate the second data structure when executing the second instruction to create a second replication data structure.

    摘要翻译： 描述了包括执行第一指令和第二指令的执行单元的装置。 执行单元包括输入寄存器空间，用于在执行第一指令时存储要复制的第一数据结构，并且在执行第二指令时存储要复制的第二数据结构。 第一和第二数据结构都是打包数据结构。 第一打包数据结构的数据值是第二打包数据结构的数据值的两倍。 第一个数据结构是第二个数据结构的四倍。 执行单元还包括复制逻辑电路，以在执行第一指令以创建第一复制数据结构时复制第一数据结构，并且在执行第二指令以创建第二复制数据结构时复制第二数据结构。

    APPARATUS AND METHOD OF IMPROVED EXTRACT INSTRUCTIONS
    9.
    发明申请
    APPARATUS AND METHOD OF IMPROVED EXTRACT INSTRUCTIONS 有权
    改进提取说明的装置和方法

    公开(公告)号：US20130275730A1

    公开(公告)日：2013-10-17

    申请号：US13976998

    申请日：2011-12-23

    申请人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

    发明人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30149 ,  G06F9/3001 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3013 ,  G06F9/30145

    摘要： An apparatus is described that includes instruction execution logic circuitry to execute first, second, third and fourth instructions. Both the first instruction and the second instruction select a first group of input vector elements from one of multiple first non overlapping sections of respective first and second input vectors. The first group has a first bit width. Each of the multiple first non overlapping sections have a same bit width as the first group. Both the third instruction and the fourth instruction select a second group of input vector elements from one of multiple second non overlapping sections of respective third and fourth input vectors. The second group has a second bit width that is larger than the first bit width. Each of the multiple second non overlapping sections have a same bit width as the second group. The apparatus includes masking layer circuitry to mask the first and second groups of the first and third instructions at a first granularity, where, respective resultants produced therewith are respective resultants of the first and third instructions. The masking circuitry is also to mask the first and second groups of the second and fourth instructions at a second granularity, where, respective resultants produced therewith are respective resultants of the second and fourth instructions.

    摘要翻译： 描述了包括执行第一，第二，第三和第四指令的指令执行逻辑电路的装置。 第一指令和第二指令都从相应的第一和第二输入向量的多个第一非重叠部分之一中选择第一组输入向量元素。 第一组具有第一位宽度。 多个第一非重叠部分中的每一个具有与第一组相同的位宽度。 第三指令和第四指令都从相应的第三和第四输入向量的多个第二非重叠部分之一中选择第二组输入向量元素。 第二组具有比第一位宽大的第二位宽度。 多个第二非重叠部分中的每一个具有与第二组相同的位宽度。 该装置包括掩蔽层电路，以第一粒度掩蔽第一和第三指令的第一和第二组，其中由其产生的相应结果是第一和第三指令的相应结果。 掩蔽电路还以第二粒度掩蔽第二和第四指令的第一和第二组，其中由其产生的相应结果是第二和第四指令的相应结果。