公开(公告)号：US20040088621A1

公开(公告)日：2004-05-06

申请号：US10436132

申请日：2003-05-13

申请人： FUJITSU LIMITED

发明人： Ryuji Shimizu

IPC分类号： H04L001/22 ,  H04B001/74 ,  H02H003/05 ,  H05K010/00 ,  H03K019/003 ,  G01R031/28

CPC分类号： G11C29/38 ,  G01R31/31703 ,  G01R31/3187

摘要： A built-in self-test (BIST) circuit is configured to divide data output bits of a RAM macro into a plurality of groups each consisting of 2 bits, and provide a 1-bit comparator of a signature analyzer for each group to share one 1-bit comparator by respective two data output bits. A selector of a bit changer sequentially selects a data output bit from each group, and the 1-bit comparator sequentially compares output data for the selected data output bit with expected value data.

摘要翻译： 内置的自检（BIST）电路被配置为将RAM宏的数据输出位分成由2位组成的多个组，并且为每个组提供一个签名分析器的1位比较器来共享一个 1位比较器由相应的两个数据输出位组成。 比特变换器的选择器顺序地选择每个组的数据输出位，并且1位比较器顺序地将所选数据输出位的输出数据与期望值数据进行比较。

公开(公告)号：US20030093729A1

公开(公告)日：2003-05-15

申请号：US10253713

申请日：2002-09-25

申请人： FUJITSU LIMITED

发明人： Masahito Suzuki ,  Ryuji Shimizu

IPC分类号： G01R031/28

CPC分类号： G01R31/318357 ,  G01R31/318307 ,  G06F11/263 ,  G06F17/5031

摘要： Timing verification of the LSI test data is performed as follows. In test synthesis, a script text for static timing analysis (STA) is generated together with a test circuit. The STA script text is used to perform static timing analysis. Function verification is performed between a netlist generated through the test synthesis and a timing-verified netlist based on the static timing analysis. The function-verified netlist is released to a production division, and the netlist is used to automatically generate a test pattern by an automatic test pattern generation (ATPG) tool. A netlist comprising test vectors for automatic test equipment is acquired from the generated ATPG pattern.

摘要翻译： LSI测试数据的定时验证如下进行。 在测试合成中，静态时序分析（STA）的脚本文本与测试电路一起生成。 STA脚本文本用于执行静态时序分析。 在通过测试合成产生的网表和基于静态时序分析的定时验证网表之间执行功能验证。 功能验证的网表被发布到生产部门，网表用于通过自动测试模式生成（ATPG）工具自动生成测试模式。 从生成的ATPG模式中获取包含用于自动测试设备的测试向量的网表。

公开(公告)号：US20020162064A1

公开(公告)日：2002-10-31

申请号：US10106052

申请日：2002-03-27

申请人： FUJITSU LIMITED

发明人： Ryuji Shimizu

IPC分类号： G01R031/28

CPC分类号： G11C29/12 ,  G11C2029/3202

摘要： The outputs of selectors 230 to 23N are respectively connected to the data inputs DI0 to DIN of a RAM 10A. One inputs of selectors 540 to 54N are respectively connected to the data outputs DO0 to DON of the RAM 10A, the other inputs are connected to corresponding outputs of the selectors 230 to 23N. The outputs of the selectors 540 to 54N are connected to data inputs D of respective scan flip-flops 520 to 52N. Not in a RAM test mode, data input lines 210 to 21N are selected by the selectors 230 to 23N to provide to the data inputs DI0 to DIN of the RAM 10A and to the scan flip-flops 520 to 52N through the selectors 540 to 54N, respectively.

摘要翻译： 选择器230至23N的输出分别连接到RAM 10A的数据输入DI0至DIN。 选择器540至54N的一个输入分别连接到RAM 10A的数据输出DO0至DON，其他输入连接到选择器230至23N的相应输出。 选择器540至54N的输出连接到各扫描触发器520至52N的数据输入端D. 不是在RAM测试模式中，数据输入线210至21N由选择器230至23N选择，以通过选择器540至54N提供给RAM 10A的数据输入DI0至DIN，以及扫描触发器520至52N ， 分别。