公开(公告)号：US20050177810A1

公开(公告)日：2005-08-11

申请号：US10776901

申请日：2004-02-10

申请人： Fook-Luen Heng ,  Mark Lavin ,  Jin-Fuw Lee ,  Daniel Ostapko ,  Alan Rosenbluth ,  Nakgeuon Seong

发明人： Fook-Luen Heng ,  Mark Lavin ,  Jin-Fuw Lee ,  Daniel Ostapko ,  Alan Rosenbluth ,  Nakgeuon Seong

IPC分类号： G03F1/14 ,  G03F7/20 ,  G06F17/50 ,  H01L21/00

CPC分类号： G03F1/36

摘要： A novel method and system for layout optimization relative to lithographic process windows which facilitates lithographic constraints to be non-localized in order to impart a capability of printing a given circuit with a process window beyond the process windows which are attainable with conventional simplified design rules.

摘要翻译： 一种用于相对于光刻工艺窗口的布局优化的新颖方法和系统，其有助于光刻约束被非局部化，以便赋予给定电路打印超过可以​​用常规简化设计规则达到的过程窗口的处理窗口的能力。

公开(公告)号：US20050189605A1

公开(公告)日：2005-09-01

申请号：US11097552

申请日：2005-04-01

申请人： Fook-Luen Heng ,  Jin-Fuw Lee ,  Daniel Ostapko

发明人： Fook-Luen Heng ,  Jin-Fuw Lee ,  Daniel Ostapko

IPC分类号： H01L27/118 ,  G06F17/50 ,  H01L21/82 ,  H01L27/02 ,  H01L27/092 ,  H01L29/00 ,  H03K5/13

CPC分类号： H01L27/0207 ,  H01L27/092

摘要： An integrated circuit (IC) including at least one combinational logic path. The features in the combinational logic path are self compensating for out-of-focus effects. In particular, field effect transistor (FET) gates may be iso-focally spaced such that the gate (critical dimension) may move with changing focus, but the gate length remains the same. Alternately, logic circuits in a path may self-compensate for focus effects on individual circuits.

摘要翻译： 一种包括至少一个组合逻辑路径的集成电路（IC）。 组合逻辑路径中的特征是对于失焦效应的自我补偿。 特别地，场效应晶体管（FET）栅极可以是等焦点间隔开的，使得栅极（临界尺寸）可以随着焦点变化而移动，但是栅极长度保持相同。 或者，路径中的逻辑电路可以自我补偿各个电路上的聚焦效应。

公开(公告)号：US20050189604A1

公开(公告)日：2005-09-01

申请号：US10787488

申请日：2004-02-26

申请人： Puneet Gupta ,  Fook-Luen Heng ,  David Kung ,  Daniel Ostapko

发明人： Puneet Gupta ,  Fook-Luen Heng ,  David Kung ,  Daniel Ostapko

IPC分类号： H01L27/118 ,  G06F17/50 ,  H01L21/82 ,  H01L27/02 ,  H01L27/092 ,  H01L29/00 ,  H03K5/13

CPC分类号： H01L27/0207 ,  H01L27/092

摘要： An integrated circuit (IC) including at least one combinational logic path. The combinational logic path includes two types of logic blocks cells that compensate each other for fabrication parameter effects on cell transistors. The two types may be dense cells with field effect transistor (FET) gates on contacted pitch and isolated cells with FET gates on wider than contacted pitch. Dense cell delay changes from the FET gates being printed out of focus are offset by isolated cell delay changes.

摘要翻译： 一种包括至少一个组合逻辑路径的集成电路（IC）。 组合逻辑路径包括两种类型的逻辑块，其彼此补偿用于对单元晶体管的制造参数影响。 这两种类型可以是在接触间距处具有场效应晶体管（FET）栅极的密集电池，并且具有FET栅极的隔离电池宽于接触间距。 从被打印出焦点的FET栅极的密集单元延迟变化被隔离的单元延迟变化抵消。

公开(公告)号：US20070196958A1

公开(公告)日：2007-08-23

申请号：US11359229

申请日：2006-02-22

申请人： Subhrajit Bhattacharya ,  John Darringer ,  Daniel Ostapko

发明人： Subhrajit Bhattacharya ,  John Darringer ,  Daniel Ostapko

IPC分类号： H01L21/82 ,  H01L21/331

CPC分类号： H01L27/0207

摘要： A mask reuse methodology process in which the soft logic is implemented with a generic array type cell structure mask and a custom blocking mask. A method is provided comprising printing a set of component cores onto a die at predetermined locations with a reusable mask set; providing a custom blocking mask that includes opaque regions that positionally correspond with the component cores on the die; superimposing the custom blocking mask with a generic array type cell mask to form superimposed masks; and using the superimposed masks to print generic array type cells onto the die with the exception of the predetermined locations where the set of component cores reside.

摘要翻译： 掩模复用方法过程，其中使用通用数组类型单元结构掩码和自定义阻止掩码来实现软逻辑。 提供了一种方法，包括：在具有可重复使用的掩模组的预定位置处将一组部件芯片打印到管芯上; 提供自定义阻挡掩模，其包括与裸片上的部件芯位置对应的不透明区域; 将自定义阻止掩码与通用数组类型的单元格掩码叠加以形成叠加的掩码; 并且使用叠加的掩模将通用阵列类型的单元格打印到管芯上，除了组件核心所在的预定位置之外。