公开(公告)号：US20070124716A1

公开(公告)日：2007-05-31

申请号：US11290186

申请日：2005-11-30

申请人： George Nation ,  Gary Lippert ,  Gary Delp

发明人： George Nation ,  Gary Lippert ,  Gary Delp

IPC分类号： G06F17/50

CPC分类号： G06F17/5045

摘要： A method for generalizing design attributes in a design capture environment comprising the steps of (A) defining a procedure for adding one or more auxiliary configurators to a tool or suite of tools, (B) linking the auxiliary configurators to predetermined object points in an abstracted design and (C) defining a procedure for the tool or suite of tools to reference the one or more auxiliary configurators, wherein the auxiliary configurators are neither referenced by a core nor built into the tool or suite of tools.

摘要翻译： 一种用于在设计捕获环境中概括设计属性的方法，包括以下步骤：（A）定义用于将一个或多个辅助配置器添加到工具或工具套件的过程，（B）将辅助配置器链接到抽象的预定对象点 设计和（C）定义用于参考一个或多个辅助配置器的工具或工具套件的过程，其中辅助配置器既不被核心引用也不内置在工具或工具套件中。

公开(公告)号：US07340700B2

公开(公告)日：2008-03-04

申请号：US11140392

申请日：2005-05-27

申请人： Steven Emerson ,  Jonathan Byrn ,  Donald Gabrielson ,  Gary Lippert

发明人： Steven Emerson ,  Jonathan Byrn ,  Donald Gabrielson ,  Gary Lippert

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G01R31/31704 ,  G01R31/318555

摘要： A system for RTL test insertion in an integrated circuit layout pattern includes a core module, a test wrapper, and a smart wrapper. The core module describes a function defined by logical elements, interconnections between logical elements, input pins and output pins. The test wrapper is adapted to encapsulate the core module and to create test pins representing the core module. The smart wrapper is adapted to encapsulate the test wrapper and to assign the test pins to a non-asserted state. The smart wrapper is adapted to place an assertion on one or more of the test pins for static or dynamic testing of the integrated circuit layout pattern.

摘要翻译： 用于集成电路布局模式中RTL测试插入的系统包括核心模块，测试包装器和智能包装器。 核心模块描述了由逻辑元件定义的功能，逻辑元件，输入引脚和输出引脚之间的互连。 测试包装器适用于封装核心模块并创建表示核心模块的测试引脚。 智能包装器适用于封装测试包装器，并将测试引脚分配到非断言状态。 智能包装器适用于将一个断言置于一个或多个测试引脚上，用于集成电路布局图案的静态或动态测试。

公开(公告)号：US20100281219A1

公开(公告)日：2010-11-04

申请号：US12433101

申请日：2009-04-30

申请人： Gary Lippert ,  Judy M. Gehman ,  John M. Nystuen

发明人： Gary Lippert ,  Judy M. Gehman ,  John M. Nystuen

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0864

摘要： An apparatus having a cache configured as N-way associative and a controller circuit is disclosed. The controller circuit may be configured to (i) detect one of a cache hit and a cache miss in response to each of a plurality of access requests to the cache, (ii) detect a collision among the access requests, (iii) queue at least two first requests of the access requests that establish a speculative collision, the speculative collision occurring where the first requests access a given congruence class in the cache and (iv) delay a line allocation to the cache caused by a cache miss of a given one of the first requests while the given congruence class has at least N outstanding line fills in progress.

摘要翻译： 公开了一种具有配置为N路关联的缓存和控制器电路的装置。 控制器电路可以被配置为（i）响应于对高速缓存的多个访问请求中的每一个来检测高速缓存命中和高速缓存未命中之一，（ii）检测访问请求之间的冲突，（iii） 对建立推测性冲突的访问请求的至少两个第一请求，在第一请求访问缓存中的给定同余类的情况下发生的推测性冲突，以及（iv）将由给定一个的高速缓存未命中引起的行分配延迟 的第一个请求，而给定的同等课程至少有N个未完成的行填充。

公开(公告)号：US08095734B2

公开(公告)日：2012-01-10

申请号：US12433101

申请日：2009-04-30

申请人： Gary Lippert ,  Judy M. Gehman ,  John M. Nystuen

发明人： Gary Lippert ,  Judy M. Gehman ,  John M. Nystuen

IPC分类号： G06F12/08

CPC分类号： G06F12/0864

摘要： An apparatus having a cache configured as N-way associative and a controller circuit is disclosed. The controller circuit may be configured to (i) detect one of a cache hit and a cache miss in response to each of a plurality of access requests to the cache, (ii) detect a collision among the access requests, (iii) queue at least two first requests of the access requests that establish a speculative collision, the speculative collision occurring where the first requests access a given congruence class in the cache and (iv) delay a line allocation to the cache caused by a cache miss of a given one of the first requests while the given congruence class has at least N outstanding line fills in progress.

摘要翻译： 公开了一种具有配置为N路关联的缓存和控制器电路的装置。 控制器电路可以被配置为（i）响应于对高速缓存的多个访问请求中的每一个来检测高速缓存命中和高速缓存未命中之一，（ii）检测访问请求之间的冲突，（iii） 对建立推测性冲突的访问请求的至少两个第一请求，在第一请求访问缓存中的给定同余类的情况下发生的推测性冲突，以及（iv）将由给定一个的高速缓存未命中引起的行分配延迟 的第一个请求，而给定的同等课程至少有N个未完成的行填充。

公开(公告)号：US20060271904A1

公开(公告)日：2006-11-30

申请号：US11140392

申请日：2005-05-27

申请人： Steven Emerson ,  Jonathan Byrn ,  Donald Gabrielson ,  Gary Lippert

发明人： Steven Emerson ,  Jonathan Byrn ,  Donald Gabrielson ,  Gary Lippert

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G01R31/31704 ,  G01R31/318555

摘要： A system for RTL test insertion in an integrated circuit layout pattern includes a core module, a test wrapper, and a smart wrapper. The core module describes a function defined by logical elements, interconnections between logical elements, input pins and output pins. The test wrapper is adapted to encapsulate the core module and to create test pins representing the core module. The smart wrapper is adapted to encapsulate the test wrapper and to assign the test pins to a non-asserted state. The smart wrapper is adapted to place an assertion on one or more of the test pins for static or dynamic testing of the integrated circuit layout pattern.

摘要翻译： 用于集成电路布局模式中RTL测试插入的系统包括核心模块，测试包装器和智能包装器。 核心模块描述了由逻辑元件定义的功能，逻辑元件，输入引脚和输出引脚之间的互连。 测试包装器适用于封装核心模块并创建表示核心模块的测试引脚。 智能包装器适用于封装测试包装器，并将测试引脚分配到非断言状态。 智能包装器适用于将一个断言置于一个或多个测试引脚上，用于集成电路布局图案的静态或动态测试。

公开(公告)号：US07496861B2

公开(公告)日：2009-02-24

申请号：US11290186

申请日：2005-11-30

申请人： George W. Nation ,  Gary Lippert ,  Gary S. Delp

发明人： George W. Nation ,  Gary Lippert ,  Gary S. Delp

IPC分类号： G06F17/50

CPC分类号： G06F17/5045

摘要： A method for generalizing design attributes in a design capture environment comprising the steps of (A) defining a procedure for adding one or more auxiliary configurators to a tool or suite of tools, (B) linking the auxiliary configurators to predetermined object points in an abstracted design and (C) defining a procedure for the tool or suite of tools to reference the one or more auxiliary configurators, wherein the auxiliary configurators are neither referenced by a core nor built into the tool or suite of tools.

摘要翻译： 一种用于在设计捕获环境中概括设计属性的方法，包括以下步骤：（A）定义用于将一个或多个辅助配置器添加到工具或工具套件的过程，（B）将辅助配置器链接到抽象的预定对象点 设计和（C）定义用于参考一个或多个辅助配置器的工具或工具套件的过程，其中辅助配置器既不被核心引用也不内置在工具或工具套件中。

公开(公告)号：US20060055441A1

公开(公告)日：2006-03-16

申请号：US10937911

申请日：2004-09-10

申请人： Gary McClannahan ,  Daniel Wetzel ,  Gary Lippert

发明人： Gary McClannahan ,  Daniel Wetzel ,  Gary Lippert

IPC分类号： H03L7/06

CPC分类号： H03L7/0995 ,  G11C7/1066 ,  G11C7/22 ,  G11C7/222 ,  G11C11/4076 ,  H03L7/0805 ,  H03L7/085

摘要： A delay line calibration circuit and method are provided in which a programmable master delay line drives a delay clock and has a propagation delay that is a function of a delay setting. A delay counter is clocked by the delay clock and has a delay count. A reference counter is clocked by a reference clock and has a reference count. A control circuit controls the delay and reference counters, compares a representation of the delay count to a representation of the reference count and responsively generates a modified value for the delay setting to reduce a difference between the representations of delay count and the reference count.

摘要翻译： 提供延迟线校准电路和方法，其中可编程主延迟线驱动延迟时钟并具有作为延迟设置的函数的传播延迟。 延迟计数器由延迟时钟计时，并具有延迟计数。 参考计数器由参考时钟计时，并具有引用计数。 控制电路控制延迟和参考计数器，将延迟计数的表示与参考计数的表示进行比较，并且响应地生成用于延迟设置的修改值以减少延迟计数和参考计数的表示之间的差异。