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    Network processing system, core language processor and method of executing a sequence of instructions in a stored program
    1.
    发明申请
    Network processing system, core language processor and method of executing a sequence of instructions in a stored program 审中-公开
    网络处理系统，核心语言处理器和在存储的程序中执行指令序列的方法

    公开(公告)号：US20050033938A1

    公开(公告)日：2005-02-10

    申请号：US10940434

    申请日：2004-09-14

    申请人： Gordon Davis ,  Marco Heddes ,  Ross Leavens ,  Mark Rinaldi

    发明人： Gordon Davis ,  Marco Heddes ,  Ross Leavens ,  Mark Rinaldi

    IPC分类号： G06F9/30 ,  G06F9/38 ,  G06F15/00

    CPC分类号： G06F9/3013 ,  G06F9/30087 ,  G06F9/3885

    摘要： A network processor utilizes protocol processor units (PPUs) to provide instruction communication for the network. Each PPU includes a core language processor (CLP). Each CLP contains general purpose registers and includes a coprocessor that contains scalar registers and array registers. The CLP controls and instructs a plurality of coprocessors that run in parallel with the CLP. Each coprocessor is a specialized hardware assist engine having direct access to the CLP registers and arrays through two sets of interface signals, a coprocessor execution interface and a coprocessor data interface.

    摘要翻译： 网络处理器利用协议处理器单元（PPU）为网络提供指令通信。 每个PPU包括核心语言处理器（CLP）。 每个CLP都包含通用寄存器，包括一个包含标量寄存器和数组寄存器的协处理器。 CLP控制并指示与CLP并行运行的多个协处理器。 每个协处理器是专门的硬件辅助引擎，可以通过两组接口信号，协处理器执行接口和协处理器数据接口直接访问CLP寄存器和阵列。

    Controller for multiple instruction thread processors
    2.
    发明申请
    Controller for multiple instruction thread processors 失效
    多指令线程处理器的控制器

    公开(公告)号：US20050022196A1

    公开(公告)日：2005-01-27

    申请号：US10915983

    申请日：2004-08-11

    申请人： Gordon Davis ,  Marco Heddes ,  Ross Leavens ,  Fabrice Verplanken

    发明人： Gordon Davis ,  Marco Heddes ,  Ross Leavens ,  Fabrice Verplanken

    IPC分类号： G06F9/46 ,  G06F9/38 ,  G06F9/48 ,  G06F9/52 ,  G06F15/16

    CPC分类号： G06F9/3802 ,  G06F9/3851

    摘要： A mechanism controls a multi-thread processor so that when a first thread encounters a latency event for a first predefined time interval temporary control is transferred to an alternate execution thread for duration of the first predefined time interval and then back to the original thread. The mechanism grants full control to the alternate execution thread when a latency event for a second predefined time interval is encountered. The first predefined time interval is termed short latency event whereas the second time interval is termed long latency event.

    摘要翻译： 机制控制多线程处理器，使得当第一线程遇到第一预定义时间间隔的等待时间事件时，临时控制在第一预定义时间间隔的持续时间内被传送到备用执行线程，然后返回到原始线程。 当遇到第二个预定义时间间隔的延迟事件时，机制将授权对备用执行线程的完全控制。 第一预定时间间隔称为短延迟事件，而第二时间间隔称为长延迟事件。