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    Method and structure for reducing capacitance between interconnect lines
    1.
    发明授权
    Method and structure for reducing capacitance between interconnect lines 失效
    降低互连线间电容的方法和结构

    公开(公告)号：US5641712A

    公开(公告)日：1997-06-24

    申请号：US512253

    申请日：1995-08-07

    申请人： Gordon M. Grivna ,  Karl J. Johnson ,  Bruce A. Bernhardt

    发明人： Gordon M. Grivna ,  Karl J. Johnson ,  Bruce A. Bernhardt

    IPC分类号： H01L21/768 ,  H01L23/522 ,  H01L21/28

    CPC分类号： H01L21/7682 ,  H01L23/5222 ,  H01L2924/0002

    摘要： A method and structure for reducing capacitance between interconnect lines (11, 24, 26) utilizes air gaps (17, 47) between the interconnect lines (11, 24, 26). Deposited over the interconnect lines (11, 24, 26), a silane oxide layer (14) forms a "breadloaf" shape which can be sputter etched to seal the air gaps (17, 47). Prior to the deposition of the sputter etched silane oxide layer (14), spacers (13, 42, 43) can be formed around the interconnect lines (11, 24, 26) to increase the aspect ratio of gaps (23, 31) between the interconnect lines (11, 24, 26) which facilitates the formation of the "breadloaf" shape of the silane oxide layer (14).

    摘要翻译： 用于减小互连线（11,24,26）之间的电容的方法和结构利用在互连线（11,24,26）之间的气隙（17,47）。 沉积在互连线（11,24,26）上，硅烷氧化物层（14）形成“面包屑”形状，其可被溅射蚀刻以密封气隙（17,47）。 在沉积溅射蚀刻的硅烷氧化物层（14）之前，可以在互连线（11,24,26）周围形成间隔物（13,42,43），以增加间隙（23,31）之间的间隙（23,31）的纵横比 有助于形成硅烷氧化物层（14）的“面包”形状的互连线（11,24,26）。

    Method for forming a self-aligned semiconductor device
    2.
    发明授权
    Method for forming a self-aligned semiconductor device 失效
    用于形成自对准半导体器件的方法

    公开(公告)号：US5733806A

    公开(公告)日：1998-03-31

    申请号：US523705

    申请日：1995-09-05

    申请人： Gordon M. Grivna ,  Karl J. Johnson

    发明人： Gordon M. Grivna ,  Karl J. Johnson

    IPC分类号： H01L21/285 ,  H01L21/338 ,  H01L29/423 ,  H01L21/28 ,  H01L21/44

    CPC分类号： H01L29/66871 ,  H01L21/28587 ,  H01L29/42316

    摘要： A method for forming a self-aligned semiconductor device (10) having sidewall spacers (16,17) used to align the formation of a source region (23) and a drain region (24) along with the formation of a gate structure (35). Spacers (16,17) can be formed using a sacrificial structure process where a sacrificial structure (14) is formed which determines the location of a final gate structure (35). The deposition of a dielectric layer over the sacrificial structure (14) and subsequent etch will form spacers (16,17). A second method for forming spacers (18,19), uses a photolithographic process to pattern a dielectric layer without the use of a sacrificial structure process. The spacers (16,17) are used in conjunction with implant mask regions (22) to form the source and drain regions (23,24) which are aligned to the gate structure (35). The spacers (16,17) are also used to form the gate structure (35) in conjunction with the deposition of a refractory metal layer (32) and a metal layer (33) followed by a Reactive Ion Etch.

    摘要翻译： 一种用于形成自对准半导体器件（10）的方法，所述半自动对准半导体器件（10）具有用于对齐源区（23）和漏区（24）的形成以及形成栅极结构（35）的侧壁间隔物（16,17） ）。 间隔物（16,17）可以使用牺牲结构工艺形成，其中形成牺牲结构（14），其确定最终栅极结构（35）的位置。 绝缘层在牺牲结构（14）上的沉积和随后的蚀刻将形成间隔物（16,17）。 用于形成间隔物（18,19）的第二种方法使用光刻工艺来对电介质层进行图案化而不使用牺牲结构工艺。 间隔物（16,17）与注入掩模区域（22）结合使用以形成与栅极结构（35）对准的源区和漏区（23,24）。 结合沉积难熔金属层（32）和金属层（33），然后是反应离子蚀刻，间隔物（16,17）也用于形成栅极结构（35）。