公开(公告)号：US20100262784A1

公开(公告)日：2010-10-14

申请号：US12421017

申请日：2009-04-09

申请人： Guy L. Guthrie ,  Harmony L. Helterhoff ,  Thomas L. Jeremiah ,  Alvan W. Ng ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Philip G. Williams

发明人： Guy L. Guthrie ,  Harmony L. Helterhoff ,  Thomas L. Jeremiah ,  Alvan W. Ng ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Philip G. Williams

IPC分类号： G06F12/08

CPC分类号： G06F12/126 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0862

摘要： A second lower level cache receives an LCO command issued by a first lower level cache on an interconnect fabric. The LCO command indicates an address of a victim cache line to be castout from the first lower level cache and indicates that the second lower level cache is an intended destination of the victim cache line. The second lower level cache determines whether to accept the victim cache line from the first lower level cache based at least in part on the address of the victim cache line indicated by the LCO command. In response to determining not to accept the victim cache line, the second lower level cache provides a coherence response to the LCO command refusing the identified victim cache line. In response to determining to accept the victim cache line, the second lower level cache updates an entry corresponding to the identified victim cache line.

摘要翻译： 第二低级缓存接收由互连结构上的第一较低级缓存发出的LCO命令。 LCO命令指示要从第一较低级高速缓存丢弃的受害者高速缓存行的地址，并且指示第二较低级高速缓存是受害者高速缓存行的预期目的地。 第二较低级缓存至少部分地基于由LCO命令指示的受害缓存行的地址来确定是否从第一低级缓存接受受害者高速缓存行。 响应于确定不接受受害者缓存行，第二较低级缓存为LCO命令提供拒绝所识别的受害者缓存行的一致性响应。 响应于确定接受受害者缓存行，第二较低级缓存更新对应于所识别的受害者高速缓存行的条目。

公开(公告)号：US08327073B2

公开(公告)日：2012-12-04

申请号：US12421017

申请日：2009-04-09

申请人： Guy L. Guthrie ,  Harmony L. Helterhoff ,  Thomas L. Jeremiah ,  Alvan W. Ng ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Philip G. Williams

发明人： Guy L. Guthrie ,  Harmony L. Helterhoff ,  Thomas L. Jeremiah ,  Alvan W. Ng ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Philip G. Williams

IPC分类号： G06F12/08

CPC分类号： G06F12/126 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0862

摘要： A second lower level cache receives an LCO command issued by a first lower level cache on an interconnect fabric. The LCO command indicates an address of a victim cache line to be castout from the first lower level cache and indicates that the second lower level cache is an intended destination of the victim cache line. The second lower level cache determines whether to accept the victim cache line from the first lower level cache based at least in part on the address of the victim cache line indicated by the LCO command. In response to determining not to accept the victim cache line, the second lower level cache provides a coherence response to the LCO command refusing the identified victim cache line. In response to determining to accept the victim cache line, the second lower level cache updates an entry corresponding to the identified victim cache line.

摘要翻译： 第二低级缓存接收由互连结构上的第一较低级缓存发出的LCO命令。 LCO命令指示要从第一较低级高速缓存丢弃的受害者高速缓存行的地址，并且指示第二较低级高速缓存是受害者高速缓存行的预期目的地。 第二较低级缓存至少部分地基于由LCO命令指示的受害缓存行的地址来确定是否从第一低级缓存接受受害者高速缓存行。 响应于确定不接受受害者缓存行，第二较低级缓存为LCO命令提供拒绝所识别的受害者缓存行的一致性响应。 响应于确定接受受害者缓存行，第二较低级缓存更新对应于所识别的受害者高速缓存行的条目。

公开(公告)号：US20100262783A1

公开(公告)日：2010-10-14

申请号：US12420933

申请日：2009-04-09

申请人： Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Phillip G. Williams

发明人： Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Phillip G. Williams

IPC分类号： G06F12/08

CPC分类号： G06F12/0811 ,  G06F12/12

摘要： In response to a data request of a first of a plurality of processing units, the first processing unit selects a victim cache line to be castout from the lower level cache of the first processing unit and determines whether a mode is set. If not, the first processing unit issues on the interconnect fabric an LCO command identifying the victim cache line and indicating that a lower level cache is the intended destination. If the mode is set, the first processing unit issues a castout command with an alternative intended destination. In response to a coherence response to the LCO command indicating success of the LCO command, the first processing unit removes the victim cache line from its lower level cache, and the victim cache line is held elsewhere in the data processing system. The mode can be set to inhibit castouts to system memory, for example, for testing.

摘要翻译： 响应于多个处理单元中的第一处理单元的数据请求，第一处理单元从第一处理单元的较低级高速缓存中选择要丢弃的牺牲高速缓存行，并且确定是否设置了模式。 如果不是，则第一处理单元在互连结构上发出识别受害者高速缓存行的LCO命令，并指示较低级别的高速缓存是预期的目的地。 如果模式被设置，则第一处理单元发出具有替代预定目的地的停顿命令。 响应于指示LCO命令成功的LCO命令的一致性响应，第一处理单元从其较低级高速缓存中去除受害者高速缓存行，并且将受害者高速缓存行保持在数据处理系统的其他地方。 该模式可以设置为抑制系统内存的丢弃，例如进行测试。

公开(公告)号：US08312220B2

公开(公告)日：2012-11-13

申请号：US12420933

申请日：2009-04-09

申请人： Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Phillip G. Williams ,  Jeffrey A. Stuecheli

发明人： Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Phillip G. Williams ,  Jeffrey A. Stuecheli

IPC分类号： G06F12/08

CPC分类号： G06F12/0811 ,  G06F12/12

摘要： In response to a data request of a first of a plurality of processing units, the first processing unit selects a victim cache line to be castout from the lower level cache of the first processing unit and determines whether a mode is set. If not, the first processing unit issues on the interconnect fabric an LCO command identifying the victim cache line and indicating that a lower level cache is the intended destination. If the mode is set, the first processing unit issues a castout command with an alternative intended destination. In response to a coherence response to the LCO command indicating success of the LCO command, the first processing unit removes the victim cache line from its lower level cache, and the victim cache line is held elsewhere in the data processing system. The mode can be set to inhibit castouts to system memory, for example, for testing.

摘要翻译： 响应于多个处理单元中的第一处理单元的数据请求，第一处理单元从第一处理单元的较低级高速缓存中选择要丢弃的牺牲高速缓存行，并且确定是否设置了模式。 如果不是，则第一处理单元在互连结构上发出识别受害者高速缓存行的LCO命令，并指示较低级别的高速缓存是预期的目的地。 如果模式被设置，则第一处理单元发出具有替代预定目的地的停顿命令。 响应于指示LCO命令成功的LCO命令的一致性响应，第一处理单元从其较低级高速缓存中去除受害者高速缓存行，并且将受害者高速缓存行保持在数据处理系统的其他地方。 该模式可以设置为抑制系统内存的丢弃，例如进行测试。

公开(公告)号：US20100262778A1

公开(公告)日：2010-10-14

申请号：US12421180

申请日：2009-04-09

申请人： Robert A. Cargnoni ,  Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Phillip G. Williams

发明人： Robert A. Cargnoni ,  Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Phillip G. Williams

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/127 ,  G06F2212/6026

摘要： In response to a data request, a victim cache line is selected for castout from a lower level cache, and a target lower level cache of one of the plurality of processing units is selected. A determination is made whether the selected target lower level cache has provided more than a threshold number of retry responses to lateral castout (LCO) commands of the first lower level cache, and if so, a different target lower level cache is selected. The first processing unit thereafter issues a LCO command on the interconnect fabric. The LCO command identifies the victim cache line to be castout and indicates that the target lower level cache is an intended destination of the victim cache line. In response to a successful coherence response to the LCO command, the victim cache line is removed from the first lower level cache and held in the second lower level cache.

摘要翻译： 响应于数据请求，选择从较低级别高速缓冲存储器进行丢弃的受害者高速缓存行，并且选择多个处理单元之一的目标下级高速缓存。 确定所选择的目标下层高速缓存是否为第一较低级别高速缓存的横向转移（LCO）命令提供了超过阈值数量的重试响应，如果是，则选择不同的目标低级高速缓存。 此后，第一处理单元在互连结构上发出LCO命令。 LCO命令标识要丢弃的受害者缓存行，并指示目标下级缓存是受害缓存行的预期目标。 响应于对LCO命令的成功的一致性响应，从第一低级缓存中移除受害者高速缓存行并保存在第二较低级缓存中。

公开(公告)号：US08347036B2

公开(公告)日：2013-01-01

申请号：US12421180

申请日：2009-04-09

申请人： Robert A. Cargnoni ,  Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Phillip G. Williams

发明人： Robert A. Cargnoni ,  Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Phillip G. Williams

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/127 ,  G06F2212/6026

摘要： In response to a data request, a victim cache line is selected for castout from a lower level cache, and a target lower level cache of one of the plurality of processing units is selected. A determination is made whether the selected target lower level cache has provided more than a threshold number of retry responses to lateral castout (LCO) commands of the first lower level cache, and if so, a different target lower level cache is selected. The first processing unit thereafter issues a LCO command on the interconnect fabric. The LCO command identifies the victim cache line to be castout and indicates that the target lower level cache is an intended destination of the victim cache line. In response to a successful coherence response to the LCO command, the victim cache line is removed from the first lower level cache and held in the second lower level cache.

摘要翻译： 响应于数据请求，选择从较低级别高速缓冲存储器进行丢弃的受害者高速缓存行，并且选择多个处理单元之一的目标下级高速缓存。 确定所选择的目标下层高速缓存是否为第一较低级别高速缓存的横向转移（LCO）命令提供了超过阈值数量的重试响应，如果是，则选择不同的目标低级高速缓存。 此后，第一处理单元在互连结构上发出LCO命令。 LCO命令标识要丢弃的受害者缓存行，并指示目标下级缓存是受害缓存行的预期目标。 响应于对LCO命令的成功的一致性响应，从第一低级缓存中移除受害者高速缓存行并保存在第二较低级缓存中。

公开(公告)号：US20100100682A1

公开(公告)日：2010-04-22

申请号：US12256002

申请日：2008-10-22

申请人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

发明人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811 ,  G06F12/0831 ,  G06F12/0862 ,  G06F12/128 ,  G06F2212/1028 ,  Y02D10/13

摘要： A data processing system includes a processor core having an associated upper level cache and a lower level victim cache. In response to a memory access request of the processor core that specifies a non-modifying access to a target coherency granule, a determination is made whether the memory access request hits or misses in a directory of the lower level victim cache. In response to determining that the memory access request hits in the lower level victim cache in a data-valid coherence state, the lower level victim cache provides the target coherency granule of the memory access request to the upper level cache. The lower level victim cache preserves the target coherency granule in the lower level victim cache in a shared coherence state if the memory access request is of a first type and invalidates the target coherency granule if the memory access request is of a second type.

摘要翻译： 数据处理系统包括具有相关联的高级缓存和较低级别的受害缓存的处理器核心。 响应于指定对目标一致性粒子的不修改访问的处理器核心的存储器访问请求，确定存储器访问请求是否在较低级别的受害缓存的目录中命中或丢失。 响应于确定存储器访问请求在数据有效的相干状态中击中较低级别的受害者高速缓存，则较低级别的受害者缓存将存储器访问请求的目标一致性颗粒提供给高级缓存。 如果存储器访问请求是第一类型，则较低级别的受害者缓存在共享相干状态下保留较低级别的受害者缓存中的目标一致性粒子，如果存储器访问请求是第二类型，则使目标一致性粒子无效。

公开(公告)号：US08347037B2

公开(公告)日：2013-01-01

申请号：US12256002

申请日：2008-10-22

申请人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

发明人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811 ,  G06F12/0831 ,  G06F12/0862 ,  G06F12/128 ,  G06F2212/1028 ,  Y02D10/13

摘要： A data processing system includes a processor core having an associated upper level cache and a lower level victim cache. In response to a memory access request of the processor core that specifies a non-modifying access to a target coherency granule, a determination is made whether the memory access request hits or misses in a directory of the lower level victim cache. In response to determining that the memory access request hits in the lower level victim cache in a data-valid coherence state, the lower level victim cache provides the target coherency granule of the memory access request to the upper level cache. The lower level victim cache preserves the target coherency granule in the lower level victim cache in a shared coherence state if the memory access request is of a first type and invalidates the target coherency granule if the memory access request is of a second type.

摘要翻译： 数据处理系统包括具有相关联的高级缓存和较低级别的受害缓存的处理器核心。 响应于指定对目标一致性粒子的不修改访问的处理器核心的存储器访问请求，确定存储器访问请求是否在较低级别的受害缓存的目录中命中或丢失。 响应于确定存储器访问请求在数据有效的相干状态中击中较低级别的受害者高速缓存，则较低级别的受害者缓存将存储器访问请求的目标一致性颗粒提供给高级缓存。 如果存储器访问请求是第一类型，则较低级别的受害者缓存在共享相干状态下保留较低级别的受害者缓存中的目标一致性粒子，如果存储器访问请求是第二类型，则使目标一致性粒子无效。

公开(公告)号：US20100153650A1

公开(公告)日：2010-06-17

申请号：US12335809

申请日：2008-12-16

申请人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

发明人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/126 ,  G06F12/0817 ,  G06F12/0862 ,  G06F12/0897 ,  Y02D10/13

摘要： A cache memory includes a cache array including a plurality of congruence classes each containing a plurality of cache lines, where each cache line belongs to one of multiple classes which include at least a first class and a second class. The cache memory also includes a cache directory of the cache array that indicates class membership. The cache memory further includes a cache controller that selects a victim cache line for eviction from a congruence class. If the congruence class contains a cache line belonging to the second class, the cache controller preferentially selects as the victim cache line a cache line of the congruence class belonging to the second class based upon access order. If the congruence class contains no cache line belonging to the second class, the cache controller selects as the victim cache line a cache line belonging to the first class based upon access order.

摘要翻译： 高速缓存存储器包括包含多个等同类的高速缓存阵列，每个级别包含多条高速缓存行，其中每条高速缓存行属于至少包括第一类和第二类的多个类中的一个。 缓存存储器还包括指示类成员资格的高速缓存阵列的高速缓存目录。 高速缓冲存储器还包括高速缓存控制器，其选择用于从同余类驱逐的受害缓存行。 如果同余类包含属于第二类的高速缓存行，则高速缓存控制器基于访问顺序优先选择属于第二类的同余类的高速缓存行作为受害缓存行。 如果同余类不包含属于第二类的高速缓存行，则高速缓存控制器基于访问顺序选择属于第一类的高速缓存行作为受害缓存行。

公开(公告)号：US20100100683A1

公开(公告)日：2010-04-22

申请号：US12256064

申请日：2008-10-22

申请人： Guy L. Guthrie ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Philip G. Williams

发明人： Guy L. Guthrie ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Philip G. Williams

IPC分类号： G06F12/08

CPC分类号： G06F12/0862 ,  G06F12/0897 ,  Y02D10/13

摘要： A processing unit for a multiprocessor data processing system includes a processor core and a cache hierarchy coupled to the processor core to provide low latency data access. The cache hierarchy includes an upper level cache coupled to the processor core and a lower level victim cache coupled to the upper level cache. In response to a prefetch request of the processor core that misses in the upper level cache, the lower level victim cache determines whether the prefetch request misses in the directory of the lower level victim cache and, if so, allocates a state machine in the lower level victim cache that services the prefetch request by issuing the prefetch request to at least one other processing unit of the multiprocessor data processing system.

摘要翻译： 用于多处理器数据处理系统的处理单元包括处理器核心和耦合到处理器核心的高速缓存层级以提供低延迟数据访问。 高速缓存层级包括耦合到处理器核心的高级缓存和耦合到高级缓存的较低级别的牺牲缓存。 响应于在高级缓存中丢失的处理器核心的预取请求，较低级别的受害者缓存确定预取请求是否丢失在较低级别的受害者缓存的目录中，并且如果是，则在下级缓存中分配状态机 通过向多处理器数据处理系统的至少一个其他处理单元发出预取请求来服务于预取请求。