公开(公告)号：US20100100682A1

公开(公告)日：2010-04-22

申请号：US12256002

申请日：2008-10-22

申请人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

发明人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811 ,  G06F12/0831 ,  G06F12/0862 ,  G06F12/128 ,  G06F2212/1028 ,  Y02D10/13

摘要： A data processing system includes a processor core having an associated upper level cache and a lower level victim cache. In response to a memory access request of the processor core that specifies a non-modifying access to a target coherency granule, a determination is made whether the memory access request hits or misses in a directory of the lower level victim cache. In response to determining that the memory access request hits in the lower level victim cache in a data-valid coherence state, the lower level victim cache provides the target coherency granule of the memory access request to the upper level cache. The lower level victim cache preserves the target coherency granule in the lower level victim cache in a shared coherence state if the memory access request is of a first type and invalidates the target coherency granule if the memory access request is of a second type.

摘要翻译： 数据处理系统包括具有相关联的高级缓存和较低级别的受害缓存的处理器核心。 响应于指定对目标一致性粒子的不修改访问的处理器核心的存储器访问请求，确定存储器访问请求是否在较低级别的受害缓存的目录中命中或丢失。 响应于确定存储器访问请求在数据有效的相干状态中击中较低级别的受害者高速缓存，则较低级别的受害者缓存将存储器访问请求的目标一致性颗粒提供给高级缓存。 如果存储器访问请求是第一类型，则较低级别的受害者缓存在共享相干状态下保留较低级别的受害者缓存中的目标一致性粒子，如果存储器访问请求是第二类型，则使目标一致性粒子无效。

公开(公告)号：US08117397B2

公开(公告)日：2012-02-14

申请号：US12335809

申请日：2008-12-16

申请人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

发明人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

IPC分类号： G06F12/00

CPC分类号： G06F12/126 ,  G06F12/0817 ,  G06F12/0862 ,  G06F12/0897 ,  Y02D10/13

摘要： A cache memory includes a cache array including a plurality of congruence classes each containing a plurality of cache lines, where each cache line belongs to one of multiple classes which include at least a first class and a second class. The cache memory also includes a cache directory of the cache array that indicates class membership. The cache memory further includes a cache controller that selects a victim cache line for eviction from a congruence class. If the congruence class contains a cache line belonging to the second class, the cache controller preferentially selects as the victim cache line a cache line of the congruence class belonging to the second class based upon access order. If the congruence class contains no cache line belonging to the second class, the cache controller selects as the victim cache line a cache line belonging to the first class based upon access order.

摘要翻译： 高速缓存存储器包括包含多个等同类的高速缓存阵列，每个级别包含多条高速缓存行，其中每条高速缓存行属于至少包括第一类和第二类的多个类中的一个。 缓存存储器还包括指示类成员资格的高速缓存阵列的高速缓存目录。 高速缓冲存储器还包括高速缓存控制器，其选择用于从同余类驱逐的受害缓存行。 如果同余类包含属于第二类的高速缓存行，则高速缓存控制器基于访问顺序优先选择属于第二类的同余类的高速缓存行作为受害缓存行。 如果同余类不包含属于第二类的高速缓存行，则高速缓存控制器基于访问顺序选择属于第一类的高速缓存行作为受害缓存行。

公开(公告)号：US08347037B2

公开(公告)日：2013-01-01

申请号：US12256002

申请日：2008-10-22

申请人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

发明人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811 ,  G06F12/0831 ,  G06F12/0862 ,  G06F12/128 ,  G06F2212/1028 ,  Y02D10/13

摘要： A data processing system includes a processor core having an associated upper level cache and a lower level victim cache. In response to a memory access request of the processor core that specifies a non-modifying access to a target coherency granule, a determination is made whether the memory access request hits or misses in a directory of the lower level victim cache. In response to determining that the memory access request hits in the lower level victim cache in a data-valid coherence state, the lower level victim cache provides the target coherency granule of the memory access request to the upper level cache. The lower level victim cache preserves the target coherency granule in the lower level victim cache in a shared coherence state if the memory access request is of a first type and invalidates the target coherency granule if the memory access request is of a second type.

摘要翻译： 数据处理系统包括具有相关联的高级缓存和较低级别的受害缓存的处理器核心。 响应于指定对目标一致性粒子的不修改访问的处理器核心的存储器访问请求，确定存储器访问请求是否在较低级别的受害缓存的目录中命中或丢失。 响应于确定存储器访问请求在数据有效的相干状态中击中较低级别的受害者高速缓存，则较低级别的受害者缓存将存储器访问请求的目标一致性颗粒提供给高级缓存。 如果存储器访问请求是第一类型，则较低级别的受害者缓存在共享相干状态下保留较低级别的受害者缓存中的目标一致性粒子，如果存储器访问请求是第二类型，则使目标一致性粒子无效。

公开(公告)号：US20100153650A1

公开(公告)日：2010-06-17

申请号：US12335809

申请日：2008-12-16

申请人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

发明人： Guy L. Guthrie ,  Thomas L. Jeremiah ,  William L. McNeil ,  Piyush C. Patel ,  William J. Starke ,  Jeffrey A. Stuecheli

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/126 ,  G06F12/0817 ,  G06F12/0862 ,  G06F12/0897 ,  Y02D10/13

摘要： A cache memory includes a cache array including a plurality of congruence classes each containing a plurality of cache lines, where each cache line belongs to one of multiple classes which include at least a first class and a second class. The cache memory also includes a cache directory of the cache array that indicates class membership. The cache memory further includes a cache controller that selects a victim cache line for eviction from a congruence class. If the congruence class contains a cache line belonging to the second class, the cache controller preferentially selects as the victim cache line a cache line of the congruence class belonging to the second class based upon access order. If the congruence class contains no cache line belonging to the second class, the cache controller selects as the victim cache line a cache line belonging to the first class based upon access order.

摘要翻译： 高速缓存存储器包括包含多个等同类的高速缓存阵列，每个级别包含多条高速缓存行，其中每条高速缓存行属于至少包括第一类和第二类的多个类中的一个。 缓存存储器还包括指示类成员资格的高速缓存阵列的高速缓存目录。 高速缓冲存储器还包括高速缓存控制器，其选择用于从同余类驱逐的受害缓存行。 如果同余类包含属于第二类的高速缓存行，则高速缓存控制器基于访问顺序优先选择属于第二类的同余类的高速缓存行作为受害缓存行。 如果同余类不包含属于第二类的高速缓存行，则高速缓存控制器基于访问顺序选择属于第一类的高速缓存行作为受害缓存行。

公开(公告)号：US5535333A

公开(公告)日：1996-07-09

申请号：US40317

申请日：1993-03-30

申请人： James J. Allen, Jr. ,  Ronald J. Cooper ,  Douglas H. Cox ,  William L. McNeil ,  Herbert Rivera-Sanchez ,  Terri L. Tomlinson

发明人： James J. Allen, Jr. ,  Ronald J. Cooper ,  Douglas H. Cox ,  William L. McNeil ,  Herbert Rivera-Sanchez ,  Terri L. Tomlinson

IPC分类号： G06F13/00 ,  G06F13/28 ,  G06F13/32 ,  H04L29/06 ,  H04L29/08

CPC分类号： G06F13/32 ,  G06F13/282

摘要： A system and method for controlling a communications adapter interface such that supplemental data can be interleaved with data being transferred. The interleaving is performed in a manner such that the supplemental data is transparent to the data mover portion of the communications adapter. The supplemental data can be transferred in either read or write cycles that are interleaved at the beginning, in the middle, or at the end of data bursts or block data transfers. As a result of the interleaving, the slave interface bus is more fully utilized because arbitration and bus ownership changes do not create unused cycles. The interleaving is accomplished by temporarily halting an existing transfer of data and transferring the requested supplemental data while the data transfer is halted. After the supplemental data is transferred, the transfer of the balance of the data block is then allowed to continue. In other words, the present invention "steals" a cycle from the data transferror and uses this cycle to transfer supplemental data.

摘要翻译： 一种用于控制通信适配器接口的系统和方法，使得补充数据可以与正在传送的数据交错。 以使得补充数据对于通信适配器的数据移动器部分是透明的方式执行交织。 补充数据可以以在数据突发或块数据传输的开始，中间或结束处交织的读取或写入周期中传送。 作为交错的结果，从接口总线被更充分地利用，因为仲裁和总线所有权的改变不会产生未使用的周期。 通过在数据传送停止的同时临时停止数据的传送和传送所请求的补充数据来完成交织。 在补充数据被传送之后，数据块的余额的传送被允许继续。 换句话说，本发明“从窃取”数据传输的循环，并且使用该周期来传送补充数据。