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36 条记录 (耗时 0.027 秒)

    Method for smart dummy insertion to reduce run time and dummy count
    1.
    发明授权
    Method for smart dummy insertion to reduce run time and dummy count 有权
    用于智能虚拟插入的方法，以减少运行时间和虚拟计数

    公开(公告)号：US07801717B2

    公开(公告)日：2010-09-21

    申请号：US11625658

    申请日：2007-01-22

    申请人： Gwan Sin Chang ,  Yi-Kan Cheng ,  Cliff Hou

    发明人： Gwan Sin Chang ,  Yi-Kan Cheng ,  Cliff Hou

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5072 ,  G06F17/5068 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A method involves providing a circuit pattern, generating a density report for the circuit pattern that identifies a feasible area for dummy insertion, simulating a planarization process with the density report and identifying a hot spot on the circuit pattern, inserting a virtual dummy pattern in the feasible area and adjusting the density report accordingly, and thereafter simulating the planarization process with the adjusted density until the hot spot is eliminated.

    摘要翻译： 一种方法包括提供一种电路图案，产生用于识别用于虚拟插入的可行区域的电路图案的密度报告，用密度报告模拟平面化处理，并识别电路图案上的热点，将虚拟虚拟图案插入到 相应地调整密度报告，然后以调整的密度模拟平坦化处理，直到消除热点。

    Method For Smart Dummy Insertion To Reduce Run Time And Dummy Count
    2.
    发明申请
    Method For Smart Dummy Insertion To Reduce Run Time And Dummy Count 有权
    用于智能虚拟插入的方法可减少运行时间和虚拟计数

    公开(公告)号：US20080176343A1

    公开(公告)日：2008-07-24

    申请号：US11625658

    申请日：2007-01-22

    申请人： Gwan Sin Chang ,  Yi-Kan Cheng ,  Cliff Hou

    发明人： Gwan Sin Chang ,  Yi-Kan Cheng ,  Cliff Hou

    IPC分类号： H01L21/00

    CPC分类号： G06F17/5072 ,  G06F17/5068 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A method involves providing a circuit pattern, generating a density report for the circuit pattern that identifies a feasible area for dummy insertion, simulating a planarization process with the density report and identifying a hot spot on the circuit pattern, inserting a virtual dummy pattern in the feasible area and adjusting the density report accordingly, and thereafter simulating the planarization process with the adjusted density until the hot spot is eliminated.

    摘要翻译： 一种方法包括提供一种电路图案，产生用于识别用于虚拟插入的可行区域的电路图案的密度报告，用密度报告模拟平面化处理，并识别电路图案上的热点，将虚拟虚拟图案插入到 相应地调整密度报告，然后以调整的密度模拟平坦化处理，直到消除热点。

    Method of Generating Technology File for Integrated Circuit Design Tools
    3.
    发明申请
    Method of Generating Technology File for Integrated Circuit Design Tools 有权
    集成电路设计工具生成技术文件的方法

    公开(公告)号：US20090077507A1

    公开(公告)日：2009-03-19

    申请号：US11966570

    申请日：2007-12-28

    申请人： Cliff Hou ,  Gwan Sin Chang ,  Cheng-Hung Yeh ,  Chih-Tsung Yao

    发明人： Cliff Hou ,  Gwan Sin Chang ,  Cheng-Hung Yeh ,  Chih-Tsung Yao

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5036

    摘要： A method and system for extracting the parasitic capacitance in an IC and generating a technology file for at least one or more IC design tools are provided. Parasitic extraction using the preferred method can significantly reduce field solver computational intensity and save technology file preparation cycle time. The network-based technology file generation system enables circuit designers to obtain a desired technology file in a timely manner. The common feature of the various embodiments includes identifying common conductive feature patterns for a given technology generation. Capacitance models created from the identified patterns are used to assemble the required technology files for IC design projects using different technology node and different process flows.

    摘要翻译： 提供了一种用于提取IC中的寄生电容并为至少一个或多个IC设计工具生成技术文件的方法和系统。 使用优选方法的寄生提取可以显着降低场求解器的计算强度，节省技术文件准备周期时间。 基于网络的技术文件生成系统使得电路设计人员能够及时获得所需的技术文件。 各种实施例的共同特征包括识别给定技术生成的共同导电特征图案。 使用识别的模式创建的电容模型用于使用不同的技术节点和不同的工艺流程，为IC设计项目组装所需的技术文件。

    Method of generating technology file for integrated circuit design tools
    4.
    发明授权
    Method of generating technology file for integrated circuit design tools 有权
    集成电路设计工具生成技术文件的方法

    公开(公告)号：US08826207B2

    公开(公告)日：2014-09-02

    申请号：US11966570

    申请日：2007-12-28

    申请人： Cliff Hou ,  Gwan Sin Chang ,  Cheng-Hung Yeh ,  Chih-Tsung Yao

    发明人： Cliff Hou ,  Gwan Sin Chang ,  Cheng-Hung Yeh ,  Chih-Tsung Yao

    IPC分类号： G06F9/455 ,  G06F17/50

    CPC分类号： G06F17/5036

    摘要： A method and system for extracting the parasitic capacitance in an IC and generating a technology file for at least one or more IC design tools are provided. Parasitic extraction using the preferred method can significantly reduce field solver computational intensity and save technology file preparation cycle time. The network-based technology file generation system enables circuit designers to obtain a desired technology file in a timely manner. The common feature of the various embodiments includes identifying common conductive feature patterns for a given technology generation. Capacitance models created from the identified patterns are used to assemble the required technology files for IC design projects using different technology node and different process flows.

    摘要翻译： 提供了一种用于提取IC中的寄生电容并为至少一个或多个IC设计工具生成技术文件的方法和系统。 使用优选方法的寄生提取可以显着降低场求解器的计算强度，节省技术文件准备周期时间。 基于网络的技术文件生成系统使得电路设计人员能够及时获得所需的技术文件。 各种实施例的共同特征包括识别给定技术生成的共同导电特征图案。 使用识别的模式创建的电容模型用于使用不同的技术节点和不同的工艺流程，为IC设计项目组装所需的技术文件。

    Model import for electronic design automation
    6.
    发明授权
    Model import for electronic design automation 有权
    电子设计自动化模型导入

    公开(公告)号：US08214772B2

    公开(公告)日：2012-07-03

    申请号：US13116981

    申请日：2011-05-26

    申请人： Ru-Gun Liu ,  Chih-Ming Lai ,  Wen-Chun Huang ,  Boren Luo ,  I-Chang Shin ,  Yao-Ching Ku ,  Cliff Hou

    发明人： Ru-Gun Liu ,  Chih-Ming Lai ,  Wen-Chun Huang ,  Boren Luo ,  I-Chang Shin ,  Yao-Ching Ku ,  Cliff Hou

    IPC分类号： G06F17/50

    CPC分类号： G06F17/50

    摘要： Methods and systems for providing processing parameters in a secure format are disclosed. In one aspect, a method for providing semiconductor fabrication processing parameters to a design facility is disclosed. The method comprises providing a set of processing parameters of a fabrication facility; creating a model from the set of processing parameters; converting the model into a corresponding set of kernels; converting the set of kernels into a corresponding set of matrices; and communicating the set of matrices to the design facility. In another aspect, a method for providing semiconductor fabrication processing parameters is disclosed. The method comprises providing a set of processing parameters of a fabrication facility; creating a processing model from the set of processing parameters; encrypting the processing model into a format for use with a plurality of EDA tools; and communicating the encrypted processing model format to a design facility.

    摘要翻译： 公开了以安全格式提供处理参数的方法和系统。 一方面，公开了一种向设计设备提供半导体制造处理参数的方法。 该方法包括提供制造设施的一组处理参数; 从一组处理参数创建模型; 将模型转换为相应的一组内核; 将所述内核集合转换成相应的矩阵集合; 并将该组矩阵传送到设计设施。 另一方面，公开了一种用于提供半导体制造处理参数的方法。 该方法包括提供制造设施的一组处理参数; 从一组处理参数创建一个处理模型; 将处理模型加密成与多个EDA工具一起使用的格式; 并将加密的处理模型格式传送到设计设施。

    DE-COUPLING CAPACITORS PRODUCED BY UTILIZING DUMMY CONDUCTIVE STRUCTURES INTEGRATED CIRCUITS
    9.
    发明申请
    DE-COUPLING CAPACITORS PRODUCED BY UTILIZING DUMMY CONDUCTIVE STRUCTURES INTEGRATED CIRCUITS 有权
    通过使用导电结构集成电路生产的脱耦电容器

    公开(公告)号：US20090180237A1

    公开(公告)日：2009-07-16

    申请号：US12410117

    申请日：2009-03-24

    申请人： Cliff Hou ,  Lee-Chung Lu ,  Chia-Lin Cheng

    发明人： Cliff Hou ,  Lee-Chung Lu ,  Chia-Lin Cheng

    IPC分类号： H01G4/228

    CPC分类号： H01L23/5223 ,  H01L23/5286 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A de-coupling capacitor module using dummy conductive elements in an integrated circuit is disclosed. The de-coupling module comprises at least one circuit module having one or more active nodes, and at least one dummy conductive element unconnected to any active node, and separated from a high voltage conductor or a low voltage conductor by an insulation region to provide a de-coupling capacitance.

    摘要翻译： 公开了一种在集成电路中使用虚设导电元件的去耦合电容器模块。 解耦模块包括具有一个或多个有源节点的至少一个电路模块和未连接到任何有源节点的至少一个虚拟导电元件，并且通过绝缘区域与高压导体或低压导体分离，以提供 去耦合电容。

    De-coupling capacitors produced by utilizing dummy conductive structures integrated circuits
    10.
    发明授权
    De-coupling capacitors produced by utilizing dummy conductive structures integrated circuits 有权
    通过利用虚拟导电结构集成电路产生的去耦电容器

    公开(公告)号：US07262951B2

    公开(公告)日：2007-08-28

    申请号：US10952259

    申请日：2004-09-27

    申请人： Cliff Hou ,  Lee-Chung Lu ,  Chia-Lin Cheng

    发明人： Cliff Hou ,  Lee-Chung Lu ,  Chia-Lin Cheng

    IPC分类号： H01G4/228

    CPC分类号： H01L23/5223 ,  H01L23/5286 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A de-coupling capacitor module using dummy conductive elements in an integrated circuit is disclosed. The de-coupling module comprises at least one circuit module having one or more active nodes, and at least one dummy conductive element unconnected to any active node, and separated from a high voltage conductor or a low voltage conductor by an insulation region to provide a de-coupling capacitance.

    摘要翻译： 公开了一种在集成电路中使用虚设导电元件的去耦合电容器模块。 解耦模块包括具有一个或多个有源节点的至少一个电路模块和未连接到任何有源节点的至少一个虚拟导电元件，并且通过绝缘区域与高电压导体或低压导体分离，以提供 去耦合电容。