公开(公告)号：US06678871B2

公开(公告)日：2004-01-13

申请号：US10237208

申请日：2002-09-09

申请人： Hiroji Takeyama ,  Koichi Itaya ,  Miki Takagi ,  Takehiro Yamazaki

发明人： Hiroji Takeyama ,  Koichi Itaya ,  Miki Takagi ,  Takehiro Yamazaki

IPC分类号： G06F1750

CPC分类号： G06F17/5045 ,  Y10S977/839

摘要： A circuit designing apparatus includes a circuit information database to store information regarding a circuit, an automatic designing processing section to read out the information regarding the circuit from the circuit information database and designing the circuit for each predetermined unit to be processed, and a design information database to store design information obtained by the automatic designing processing section and including peculiarizing information of circuit elements, change history information representative of a history of changes of the circuit and terminal load and driving capacity information of the circuit. The circuit designing apparatus allows a desired circuit to be automatically produced, regenerated or optimized.

摘要翻译： 电路设计装置包括：电路信息数据库，用于存储有关电路的信息，自动设计处理部，从电路信息数据库中读出与电路信息有关的信息，以及对每个预定处理单元设计电路;设计信息 用于存储由自动设计处理部分获得的设计信息，并且包括电路元件的特有信息，表示电路的变化历史和终端负载的历史的变化历史信息以及电路的驱动能力信息。 电路设计装置允许自动产生，再生或优化所需的电路。

公开(公告)号：US06618834B2

公开(公告)日：2003-09-09

申请号：US09821487

申请日：2001-03-30

申请人： Hiroji Takeyama ,  Koichi Itaya ,  Miki Takagi ,  Takehiro Yamazaki

发明人： Hiroji Takeyama ,  Koichi Itaya ,  Miki Takagi ,  Takehiro Yamazaki

IPC分类号： G06F1750

CPC分类号： G06F17/5045 ,  Y10S977/839

摘要： A circuit designing apparatus includes a circuit information database to store information regarding a circuit, an automatic designing processing section to read out the information regarding the circuit from the circuit information database and designing the circuit for each predetermined unit to be processed, and a design information database to store design information obtained by the automatic designing processing section and including peculiarizing information of circuit elements, change history information representative of a history of changes of the circuit and terminal load and driving capacity information of the circuit. The circuit designing apparatus allows a desired circuit to be automatically produced, regenerated or optimized.

摘要翻译： 电路设计装置包括：电路信息数据库，用于存储有关电路的信息，自动设计处理部，从电路信息数据库中读出与电路信息有关的信息，以及对每个预定处理单元设计电路;设计信息 用于存储由自动设计处理部分获得的设计信息，并且包括电路元件的特有信息，表示电路的变化历史和终端负载的历史的变化历史信息以及电路的驱动能力信息。 电路设计装置允许自动产生，再生或优化所需的电路。

公开(公告)号：US06271700B1

公开(公告)日：2001-08-07

申请号：US09656421

申请日：2000-09-06

申请人： Koichi Itaya

发明人： Koichi Itaya

IPC分类号： H03K3289

CPC分类号： G01R31/318541

摘要： A logic circuit includes a combinational circuit 11 and a sequential circuit, outputs D0 to D3 of the combinational circuit 11 are provided to the respective data inputs D of flip-flops 12 to 15 of the sequential circuit through respective multiplexers 22 to 25, and the flip-flops 12 to 15 are cascaded through the multiplexers 22 to 25 to construct a scan path. AND gates 32 to 35 are provided for preventing changes in outputs of the flip-flops 12 to 15 from being transmitted to the combinational circuit 11 when the scan mode signal *SM is active, whereby the combinational circuit 11 is kept inoperative when data is serially transferred on the scan path consisting of the D flip-flops 12 to 15, an inverter 30 and the multiplexers 22 to 25.

摘要翻译： 逻辑电路包括组合电路11和顺序电路，组合电路11的输出D0至D3通过相应的多路复用器22至25提供给顺序电路的触发器12至15的相应数据输入D，并且 触发器12至15通过多路复用器22至25级联以构成扫描路径。 AND门32至35被设置用于当扫描模式信号* SM有效时防止触发器12至15的输出变化发送到组合电路11，由此当数据串行时组合电路11保持不起作用 在由D触发器12至15组成的扫描路径上传送，反相器30和多路复用器22至25。

公开(公告)号：US20060209603A1

公开(公告)日：2006-09-21

申请号：US11249361

申请日：2005-10-14

申请人： Toshihito Shimizu ,  Koichi Itaya ,  Hitoshi Watanabe

发明人： Toshihito Shimizu ,  Koichi Itaya ,  Hitoshi Watanabe

IPC分类号： G11C29/00

CPC分类号： G01R31/318533

摘要： An apparatus for supporting verification includes a detecting unit that detects description data of a false path from setting data for a system mode operation of a target circuit to be verified; an analyzing unit that analyzes the description data in the system mode operation and a test mode operation of the target circuit; a diversion determining unit that determines, based on a result of analysis by the analyzing unit, whether the description data is divertible to the test mode operation; and a generating unit that generates setting data for the test mode operation based on a result of determination by the determining unit.

摘要翻译： 一种用于支持验证的装置包括检测单元，该检测单元从待验证的目标电路的系统模式操作的设置数据中检测错误路径的描述数据; 分析单元，分析系统模式操作中的描述数据和目标电路的测试模式操作; 转移确定单元，其基于所述分析单元的分析结果确定所述描述数据是否可被转换为所述测试模式操作; 以及产生单元，其基于所述确定单元的确定结果生成用于所述测试模式操作的设置数据。

公开(公告)号：US07694248B2

公开(公告)日：2010-04-06

申请号：US11249361

申请日：2005-10-14

申请人： Toshihito Shimizu ,  Koichi Itaya ,  Hitoshi Watanabe

发明人： Toshihito Shimizu ,  Koichi Itaya ,  Hitoshi Watanabe

IPC分类号： G06F17/50

CPC分类号： G01R31/318533

摘要： An apparatus for supporting verification includes a detecting unit that detects description data of a false path from setting data for a system mode operation of a target circuit to be verified; an analyzing unit that analyzes the description data in the system mode operation and a test mode operation of the target circuit; a diversion determining unit that determines, based on a result of analysis by the analyzing unit, whether the description data is divertible to the test mode operation; and a generating unit that generates setting data for the test mode operation based on a result of determination by the determining unit.

摘要翻译： 一种用于支持验证的装置包括检测单元，该检测单元从待验证的目标电路的系统模式操作的设置数据中检测错误路径的描述数据; 分析单元，分析系统模式操作中的描述数据和目标电路的测试模式操作; 转移确定单元，其基于所述分析单元的分析结果确定所述描述数据是否可被转换为所述测试模式操作; 以及产生单元，其基于所述确定单元的确定结果生成用于所述测试模式操作的设置数据。

公开(公告)号：US20050172254A1

公开(公告)日：2005-08-04

申请号：US10846517

申请日：2004-05-17

申请人： Hitoshi Watanabe ,  Hideaki Konishi ,  Yuko Katoh ,  Kazuyuki Yamamura ,  Naoko Karasawa ,  Takeshi Doi ,  Osamu Okano ,  Junko Kumagai ,  Koichi Itaya ,  Daisuke Tsukuda ,  Ryuji Shimizu ,  Toshihito Shimizu

发明人： Hitoshi Watanabe ,  Hideaki Konishi ,  Yuko Katoh ,  Kazuyuki Yamamura ,  Naoko Karasawa ,  Takeshi Doi ,  Osamu Okano ,  Junko Kumagai ,  Koichi Itaya ,  Daisuke Tsukuda ,  Ryuji Shimizu ,  Toshihito Shimizu

IPC分类号： G06F17/50 ,  G01R31/28 ,  G01R31/317 ,  G01R31/3185 ,  H01L21/82

CPC分类号： G06F17/5045 ,  G01R31/31724 ,  G01R31/318555 ,  H01L2924/0002 ,  H01L2924/00

摘要： A design support apparatus includes a unit that inputs a user net list created by using hard macro cells excluding test circuits, and a unit that arranges hard macro cells using a frame into which hard macro cells, where timing-converged physical information includes test terminals, and test circuits are embedded as arrangement/wiring information. Moreover, includes a unit that arranges and wires the test circuits using the arrangement/wiring information of the test circuit embedded into the frame, a unit that recognizes arrangement/wiring information where the arrangement/wiring information of the test circuits is removed from arrangement/wiring information obtained by wiring, and a unit outputs a net list of a logic structure.

摘要翻译： 设计支持装置包括：输入通过使用除了测试电路之外的硬宏小区创建的用户网络列表的单元，以及使用硬宏小区来排列硬宏小区的单元，硬宏小区（其中定时收敛的物理信息包括测试终端） 并且测试电路被嵌入作为布置/布线信息。 此外，包括使用嵌入到框架中的测试电路的布置/布线信息来布置和布线测试电路的单元，识别布置/布线信息的单元，其中测试电路的布置/布线信息从布置/ 通过布线获得的布线信息，单元输出逻辑结构的网表。

公开(公告)号：US07315997B2

公开(公告)日：2008-01-01

申请号：US10846517

申请日：2004-05-17

申请人： Hitoshi Watanabe ,  Hideaki Konishi ,  Yuko Katoh ,  Kazuyuki Yamamura ,  Naoko Karasawa ,  Takeshi Doi ,  Osamu Ōkano ,  Junko Kumagai ,  Koichi Itaya ,  Daisuke Tsukuda ,  Ryuji Shimizu ,  Toshihito Shimizu

发明人： Hitoshi Watanabe ,  Hideaki Konishi ,  Yuko Katoh ,  Kazuyuki Yamamura ,  Naoko Karasawa ,  Takeshi Doi ,  Osamu Ōkano ,  Junko Kumagai ,  Koichi Itaya ,  Daisuke Tsukuda ,  Ryuji Shimizu ,  Toshihito Shimizu

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G01R31/31724 ,  G01R31/318555 ,  H01L2924/0002 ,  H01L2924/00

摘要： A design support apparatus includes a unit that inputs a user net list created by using hard macro cells excluding test circuits, and a unit that arranges hard macro cells using a frame into which hard macro cells, where timing-converged physical information includes test terminals, and test circuits are embedded as arrangement/wiring information. Moreover, includes a unit that arranges and wires the test circuits using the arrangement/wiring information of the test circuit embedded into the frame, a unit that recognizes arrangement/wiring information where the arrangement/wiring information of the test circuits is removed from arrangement/wiring information obtained by wiring, and a unit outputs a net list of a logic structure.

摘要翻译： 设计支持装置包括：输入通过使用除了测试电路之外的硬宏小区创建的用户网络列表的单元，以及使用硬宏小区来排列硬宏小区的单元，硬宏小区（其中定时收敛的物理信息包括测试终端） 并且测试电路被嵌入作为布置/布线信息。 此外，包括使用嵌入到框架中的测试电路的布置/布线信息来布置和布线测试电路的单元，识别布置/布线信息的单元，其中测试电路的布置/布线信息从布置/ 通过布线获得的布线信息，单元输出逻辑结构的网表。