公开(公告)号：US08914618B2

公开(公告)日：2014-12-16

申请号：US11321779

申请日：2005-12-29

申请人： Hong Wang ,  John Shen ,  Hong Jiang ,  Richard Hankins ,  Per Hammarlund ,  Dion Rodgers ,  Gautham Chinya ,  Baiju Patel ,  Shiv Kaushik ,  Bryant Bigbee ,  Gad Sheaffer ,  Yoav Talgam ,  Yuval Yosef ,  James P. Held

发明人： Hong Wang ,  John Shen ,  Hong Jiang ,  Richard Hankins ,  Per Hammarlund ,  Dion Rodgers ,  Gautham Chinya ,  Baiju Patel ,  Shiv Kaushik ,  Bryant Bigbee ,  Gad Sheaffer ,  Yoav Talgam ,  Yuval Yosef ,  James P. Held

IPC分类号： G06F9/30 ,  G06F15/76 ,  G06F9/38

CPC分类号： G06F9/30145 ,  G06F9/30 ,  G06F9/30181 ,  G06F9/3877 ,  G06F9/3879 ,  G06T1/20

摘要： In one embodiment, the present invention includes a method for directly communicating between an accelerator and an instruction sequencer coupled thereto, where the accelerator is a heterogeneous resource with respect to the instruction sequencer. An interface may be used to provide the communication between these resources. Via such a communication mechanism a user-level application may directly communicate with the accelerator without operating system support. Further, the instruction sequencer and the accelerator may perform operations in parallel. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于在加速器和与其耦合的指令定序器之间直接通信的方法，其中加速器相对于指令定序器是异质资源。 可以使用接口来提供这些资源之间的通信。 通过这种通信机制，用户级应用可以直接与加速器进行通信，而无需操作系统支持。 此外，指令定序器和加速器可以并行地执行操作。 描述和要求保护其他实施例。

公开(公告)号：US20070157211A1

公开(公告)日：2007-07-05

申请号：US11321779

申请日：2005-12-29

申请人： Hong Wang ,  John Shen ,  Hong Jiang ,  Richard Hankins ,  Per Hammarlund ,  Dion Rodgers ,  Gautham Chinya ,  Baiju Patel ,  Shiv Kaushik ,  Bryant Bigbee ,  Gad Sheaffer ,  Yoav Talgam ,  Yuval Yosef ,  James Held

发明人： Hong Wang ,  John Shen ,  Hong Jiang ,  Richard Hankins ,  Per Hammarlund ,  Dion Rodgers ,  Gautham Chinya ,  Baiju Patel ,  Shiv Kaushik ,  Bryant Bigbee ,  Gad Sheaffer ,  Yoav Talgam ,  Yuval Yosef ,  James Held

IPC分类号： G06F9/46

CPC分类号： G06F9/30145 ,  G06F9/30 ,  G06F9/30181 ,  G06F9/3877 ,  G06F9/3879 ,  G06T1/20

摘要： In one embodiment, the present invention includes a method for directly communicating between an accelerator and an instruction sequencer coupled thereto, where the accelerator is a heterogeneous resource with respect to the instruction sequencer. An interface may be used to provide the communication between these resources. Via such a communication mechanism a user-level application may directly communicate with the accelerator without operating system support. Further, the instruction sequencer and the accelerator may perform operations in parallel. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于在加速器和与其耦合的指令定序器之间直接通信的方法，其中加速器相对于指令定序器是异质资源。 可以使用接口来提供这些资源之间的通信。 通过这种通信机制，用户级应用可以直接与加速器进行通信，而无需操作系统支持。 此外，指令定序器和加速器可以并行地执行操作。 描述和要求保护其他实施例。

公开(公告)号：US07941791B2

公开(公告)日：2011-05-10

申请号：US11786920

申请日：2007-04-13

申请人： Perry Wang ,  Jamison Collins ,  Gautham Chinya ,  Hong Jiang ,  Hong Wang ,  Xinmin Tian ,  Guei-Yuan Lueh

发明人： Perry Wang ,  Jamison Collins ,  Gautham Chinya ,  Hong Jiang ,  Hong Wang ,  Xinmin Tian ,  Guei-Yuan Lueh

IPC分类号： G06F9/45

CPC分类号： G06F9/3879 ,  G06F8/447 ,  G06F8/45 ,  G06F8/47 ,  G06F9/3851

摘要： Compiling a source code program for a heterogeneous multi-core processor having a first instruction sequencer, having a first instruction set architecture, an accelerator to the first instruction sequencer, wherein the accelerator comprises a heterogeneous resource with respect to the first instruction sequencer having a second instruction set architecture, the source code program having specified therein a region of source code for the first instruction set architecture of the processor and a region of source code for the second instruction set architecture of the processor.

摘要翻译： 编译具有第一指令定序器的异构多核处理器的源代码程序，第一指令定序器具有第一指令集架构，加速器到第一指令定序器，其中加速器包括关于第一指令定序器的异质资源， 指令集架构，源代码程序在其中指定了用于处理器的第一指令集架构的源代码区域和处理器的第二指令集架构的源代码区域。

公开(公告)号：US20080256330A1

公开(公告)日：2008-10-16

申请号：US11786920

申请日：2007-04-13

申请人： Perry Wang ,  Jamison Collins ,  Gautham Chinya ,  Hong Jiang ,  Hong Wang ,  Xinmin Tian ,  Guei-Yuan Lueh

发明人： Perry Wang ,  Jamison Collins ,  Gautham Chinya ,  Hong Jiang ,  Hong Wang ,  Xinmin Tian ,  Guei-Yuan Lueh

IPC分类号： G06F15/00

CPC分类号： G06F9/3879 ,  G06F8/447 ,  G06F8/45 ,  G06F8/47 ,  G06F9/3851

摘要： Compiling a source code program for a heterogeneous multi-core processor having a first instruction sequencer, having a first instruction set architecture, an accelerator to the first instruction sequencer, wherein the accelerator comprises a heterogeneous resource with respect to the first instruction sequencer having a second instruction set architecture, the source code program having specified therein a region of source code for the first instruction set architecture of the processor and a region of source code for the second instruction set architecture of the processor.

摘要翻译： 编译具有第一指令定序器的异构多核处理器的源代码程序，第一指令定序器具有第一指令集架构，加速器到第一指令定序器，其中加速器包括关于第一指令定序器的异质资源， 指令集架构，源代码程序在其中指定了用于处理器的第一指令集架构的源代码区域和处理器的第二指令集架构的源代码区域。

公开(公告)号：US07487341B2

公开(公告)日：2009-02-03

申请号：US11477643

申请日：2006-06-29

申请人： Hong Wang ,  Hong Jiang ,  John Shen ,  Porus S. Khajotia ,  Ming W. Choy ,  Narayan Biswal

发明人： Hong Wang ,  Hong Jiang ,  John Shen ,  Porus S. Khajotia ,  Ming W. Choy ,  Narayan Biswal

IPC分类号： G06F9/00 ,  G06F12/10

CPC分类号： G06F9/3879 ,  G06F9/3009 ,  G06F9/3851 ,  G06F9/3861 ,  G06F12/10

摘要： In one embodiment, the present invention includes a method for communicating a request for handling of a fault or exception occurring in an accelerator to a first instruction sequencer coupled thereto. The accelerator may be a heterogeneous resource with respect to the first instruction sequencer, e.g., of a different instruction set architecture. Responsive to the request, the fault or exception may be handled in the first instruction sequencer. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于将处理发生在加速器中的故障或异常的请求传送给与其耦合的第一指令定序器的方法。 加速器可以是相对于第一指令定序器的异构资源，例如不同的指令集架构。 响应于该请求，可以在第一指令定序器中处理故障或异常。 描述和要求保护其他实施例。

公开(公告)号：US20080005546A1

公开(公告)日：2008-01-03

申请号：US11477643

申请日：2006-06-29

申请人： Hong Wang ,  Hong Jiang ,  John Shen ,  Porus S. Khajotia ,  Ming W. Choy ,  Narayan Biswal

发明人： Hong Wang ,  Hong Jiang ,  John Shen ,  Porus S. Khajotia ,  Ming W. Choy ,  Narayan Biswal

IPC分类号： G06F9/38

CPC分类号： G06F9/3879 ,  G06F9/3009 ,  G06F9/3851 ,  G06F9/3861 ,  G06F12/10

摘要： In one embodiment, the present invention includes a method for communicating a request for handling of a fault or exception occurring in an accelerator to a first instruction sequencer coupled thereto. The accelerator may be a heterogeneous resource with respect to the first instruction sequencer, e.g., of a different instruction set architecture. Responsive to the request, the fault or exception may be handled in the first instruction sequencer. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于将处理发生在加速器中的故障或异常的请求传送给与其耦合的第一指令定序器的方法。 加速器可以是相对于第一指令定序器的异构资源，例如不同的指令集架构。 响应于该请求，可以在第一指令定序器中处理故障或异常。 描述和要求保护其他实施例。

公开(公告)号：US07725745B2

公开(公告)日：2010-05-25

申请号：US11642128

申请日：2006-12-19

申请人： Ron Gabor ,  Hong Jiang ,  Alon Naveh ,  Doron Rajwan ,  James Varga ,  Gady Yearim ,  Yuval Yosef

发明人： Ron Gabor ,  Hong Jiang ,  Alon Naveh ,  Doron Rajwan ,  James Varga ,  Gady Yearim ,  Yuval Yosef

IPC分类号： G06F1/32 ,  G06F1/00 ,  G06F9/40

CPC分类号： G06F1/3203

摘要： Forming a plurality of pipeline orderings, each pipeline ordering comprising one of a sequential, a parallel, or a sequential and parallel combination of a plurality of stages of a pipeline, analyzing the plurality of pipeline orderings to determine a total power of each of the orderings, and selecting one of the plurality of pipeline orderings based on the determined total power of each of the plurality of pipeline orderings.

公开(公告)号：US20080148076A1

公开(公告)日：2008-06-19

申请号：US11642128

申请日：2006-12-19

申请人： Ron Gabor ,  Hong Jiang ,  Alon Naveh ,  Doron Rajwan ,  James Varga ,  Gady Yearim ,  Yuval Yosef

发明人： Ron Gabor ,  Hong Jiang ,  Alon Naveh ,  Doron Rajwan ,  James Varga ,  Gady Yearim ,  Yuval Yosef

IPC分类号： G06F1/28

CPC分类号： G06F1/3203

摘要： Forming a plurality of pipeline orderings, each pipeline ordering comprising one of a sequential, a parallel, or a sequential and parallel combination of a plurality of stages of a pipeline, analyzing the plurality of pipeline orderings to determine a total power of each of the orderings, and selecting one of the plurality of pipeline orderings based on the determined total power of each of the plurality of pipeline orderings.

摘要翻译： 形成多个流水线排序，每个流水线排序包括流水线的多个阶段的顺序，并行或顺序和并行组合中的一个，分析多个流水线排序以确定每个排序的总功率 并且基于所确定的多个流水线排序中的每一个的总功率来选择多个流水线排序中的一个。

公开(公告)号：US20100146314A1

公开(公告)日：2010-06-10

申请号：US12704015

申请日：2010-02-11

申请人： Ron Gabor ,  Hong Jiang ,  Alon Naveh ,  Doron Rajwan ,  James Varga ,  Gady Yearim ,  Yuval Yosef

发明人： Ron Gabor ,  Hong Jiang ,  Alon Naveh ,  Doron Rajwan ,  James Varga ,  Gady Yearim ,  Yuval Yosef

IPC分类号： G06F1/32 ,  G06F1/26 ,  G06F9/30 ,  G06F9/38

CPC分类号： G06F1/3203

摘要： Forming a plurality of pipeline orderings, each pipeline ordering comprising one of a sequential, a parallel, or a sequential and parallel combination of a plurality of stages of a pipeline, analyzing the plurality of pipeline orderings to determine a total power of each of the orderings, and selecting one of the plurality of pipeline orderings based on the determined total power of each of the plurality of pipeline orderings.

摘要翻译： 形成多个流水线排序，每个流水线排序包括流水线的多个阶段的顺序，并行或顺序和并行组合中的一个，分析多个流水线排序以确定每个排序的总功率 并且基于所确定的多个流水线排序中的每一个的总功率来选择多个流水线排序中的一个。

公开(公告)号：US08166320B2

公开(公告)日：2012-04-24

申请号：US12704015

申请日：2010-02-11

申请人： Ron Gabor ,  Hong Jiang ,  Alon Naveh ,  Doron Rajwan ,  James Varga ,  Gady Yearim ,  Yuval Yosef

发明人： Ron Gabor ,  Hong Jiang ,  Alon Naveh ,  Doron Rajwan ,  James Varga ,  Gady Yearim ,  Yuval Yosef

IPC分类号： G06F1/32 ,  G06F1/00 ,  G06F9/30

CPC分类号： G06F1/3203

摘要： Forming a plurality of pipeline orderings, each pipeline ordering comprising one of a sequential, a parallel, or a sequential and parallel combination of a plurality of stages of a pipeline, analyzing the plurality of pipeline orderings to determine a total power of each of the orderings, and selecting one of the plurality of pipeline orderings based on the determined total power of each of the plurality of pipeline orderings.

摘要翻译： 形成多个流水线排序，每个流水线排序包括流水线的多个阶段的顺序，并行或顺序和并行组合中的一个，分析多个流水线排序以确定每个排序的总功率 并且基于所确定的多个流水线排序中的每一个的总功率来选择多个流水线排序中的一个。