公开(公告)号：US08908778B2

公开(公告)日：2014-12-09

申请号：US13590282

申请日：2012-08-21

申请人： Jin Il Chung ,  Jun Hyun Chun ,  Jin Wook Burm ,  Dae Ho Yun

发明人： Jin Il Chung ,  Jun Hyun Chun ,  Jin Wook Burm ,  Dae Ho Yun

IPC分类号： H04B14/06

CPC分类号： H03K5/249 ,  H04L25/4917 ,  H04L27/06

摘要： A rail-to-rail comparator including a first comparison unit connected to a first terminal and configured to compare differential input signals to differential reference voltages; a second comparison unit connected to a second terminal and configured to compare the differential input signals to the differential reference voltages; and an output unit configured to be driven in response to a clock signal and to generate a complementary output signal according to comparison results of the first and second comparison units.

摘要翻译： 一种轨到轨比较器，包括连接到第一端子并被配置为将差分输入信号与差分参考电压进行比较的第一比较单元; 第二比较单元，连接到第二端子并且被配置为将差分输入信号与差分参考电压进行比较; 以及输出单元，被配置为响应于时钟信号被驱动，并且根据第一和第二比较单元的比较结果产生互补的输出信号。

公开(公告)号：US08749281B2

公开(公告)日：2014-06-10

申请号：US13602246

申请日：2012-09-03

申请人： Young Suk Seo ,  Jin Il Chung

发明人： Young Suk Seo ,  Jin Il Chung

IPC分类号： H03L7/18 ,  H03L7/093

CPC分类号： H03L7/095 ,  H03L7/0812

摘要： A phase detection circuit is configured to generate a phase detection signal by comparing a divided clock signal obtained by dividing a first clock signal to a second clock signal during a deactivation period of a control signal, and generate the phase detection signal by comparing the first and second clock signals during an activation period of the control signal.

摘要翻译： 相位检测电路被配置为通过在控制信号的去激活期间比较通过将第一时钟信号与第二时钟信号进行分频而获得的分频时钟信号相比较来生成相位检测信号，并且通过比较第一和第 在控制信号的激活期间的第二时钟信号。

公开(公告)号：US08638137B2

公开(公告)日：2014-01-28

申请号：US13448547

申请日：2012-04-17

申请人： Jin Il Chung

发明人： Jin Il Chung

IPC分类号： H03L7/06

CPC分类号： H03L7/0812

摘要： A semiconductor device includes a delay unit configured to delay an inputted clock to generate a delay clock, a selection unit configured to select and output one of the inputted clock and the delay clock, a delay locked loop configured to perform a delay locking operation using a signal delivered from the selection unit, and a selection control unit configured to control the selection unit in response to a comparison of one period of the inputted clock and a maximum delay value of the delay locked loop.

摘要翻译： 半导体器件包括：延迟单元，被配置为延迟输入的时钟以产生延迟时钟;选择单元，被配置为选择并输出所输入的时钟和所述延迟时钟中的一个;延迟锁定环，被配置为使用 从所述选择单元传送的信号;以及选择控制单元，被配置为响应于所述输入时钟的一个周期与所述延迟锁定环的最大延迟值的比较来控制所述选择单元。