公开(公告)号：US20100219867A1

公开(公告)日：2010-09-02

申请号：US12659010

申请日：2010-02-23

申请人： Jong-Ryun Choi ,  Dong Hwan Lee ,  Su Ho Kim ,  Won Lee ,  Alex Joo ,  Ji Hun Oh

发明人： Jong-Ryun Choi ,  Dong Hwan Lee ,  Su Ho Kim ,  Won Lee ,  Alex Joo ,  Ji Hun Oh

IPC分类号： H03L7/06

CPC分类号： H03L7/0814 ,  H03L7/0805 ,  H03L7/0818 ,  H03L7/10

摘要： A delay locked loop is provided. The delay locked loop controls the number of delay cells that delay the phase of an input clock during a locking operation and controls a phase delay value of at least one delay cell among a plurality of delay cells after the locking operation is completed.

摘要翻译： 提供延迟锁定环。 延迟锁定环控制在锁定操作期间延迟输入时钟的相位的延迟单元的数量，并且在锁定操作完成之后控制多个延迟单元中的至少一个延迟单元的相位延迟值。

公开(公告)号：US08283958B2

公开(公告)日：2012-10-09

申请号：US12659010

申请日：2010-02-23

申请人： Jong-Ryun Choi ,  Dong Hwan Lee ,  Su Ho Kim ,  Won Lee ,  Alex Joo ,  Ji Hun Oh

发明人： Jong-Ryun Choi ,  Dong Hwan Lee ,  Su Ho Kim ,  Won Lee ,  Alex Joo ,  Ji Hun Oh

IPC分类号： H03L7/06

CPC分类号： H03L7/0814 ,  H03L7/0805 ,  H03L7/0818 ,  H03L7/10

摘要： A delay locked loop is provided. The delay locked loop controls the number of delay cells that delay the phase of an input clock during a locking operation and controls a phase delay value of at least one delay cell among a plurality of delay cells after the locking operation is completed.

摘要翻译： 提供延迟锁定环。 延迟锁定环控制在锁定操作期间延迟输入时钟的相位的延迟单元的数量，并且在锁定操作完成之后控制多个延迟单元中的至少一个延迟单元的相位延迟值。

公开(公告)号：US08536914B2

公开(公告)日：2013-09-17

申请号：US13033057

申请日：2011-02-23

申请人： Ji Hun Oh ,  Donghwan Lee

发明人： Ji Hun Oh ,  Donghwan Lee

IPC分类号： H03L7/06

CPC分类号： H03L7/06

摘要： Provided are a delay locked loop (DLL), which is capable of being adopted at a data processing system and include a duty correction circuit, and a duty correction method at the DLL. The duty correction method includes generating first and second delay clock signals having different phase shifts by delaying an external clock signal by as much as first and second set phases in response to a delay control signal, generating first and second first signals respectively synchronized with the first and second delay clock signals, and generating an output clock signal having a set duty ratio by using the first and second pulse signals. According to the foregoing, a more accurate duty correction operation is performed without a half cycle time delay line or a matching delay line.

摘要翻译： 提供了一种延迟锁定环（DLL），其能够在数据处理系统中被采用，并且包括在DLL处的占空比校正电路和占空比校正方法。 占空比校正方法包括响应于延迟控制信号，通过将外部时钟信号延迟多达第一和第二设定相位而产生具有不同相移的第一和第二延迟时钟信号，产生分别与第一和第二设定相位同步的第一和第二第一信号 和第二延迟时钟信号，并且通过使用第一和第二脉冲信号产生具有设定占空比的输出时钟信号。 根据上述，在没有半周期时间延迟线或匹配延迟线的情况下执行更精确的占空比校正操作。