公开(公告)号：US08990743B2

公开(公告)日：2015-03-24

申请号：US13434755

申请日：2012-03-29

申请人： Champaka Ramachandran ,  Andrew Crews ,  Kenneth S. McElvain

发明人： Champaka Ramachandran ,  Andrew Crews ,  Kenneth S. McElvain

IPC分类号： G06F17/50

CPC分类号： G06F17/505 ,  G06F17/5031 ,  G06F17/5072 ,  G06F2217/10 ,  G06F2217/84

摘要： Methods and apparatuses to automatically modify a circuit design (e.g., a synthesis solution) according to the sensitivity in design parameters with respect to the possible deviation in the subsequent implementation (e.g., placement and routing) of the circuit. In one aspect of the present invention, a method to design a circuit includes: determining likelihood of a design constraint being violated in an implementation of a first circuit design (e.g., a technology specific netlist with or without a placement solution); and, modifying the first circuit design to reduce the likelihood of the design constraint being violated. In one example, the implementation of the first circuit design includes a routing solution for implementing the first circuit design; and, the first circuit is modified through sizing an instance of a logic element, buffering a signal, load shielding for a signal, or other operations.

摘要翻译： 根据设计参数对于电路的后续实现中的可能偏差（例如，放置和布线）的灵敏度来自动修改电路设计（例如，合成方案）的方法和装置。 在本发明的一个方面，一种设计电路的方法包括：在实施第一电路设计（例如，具有或不具有放置解决方案的技术特定网络表）中确定违反设计约束的可能性; 以及修改第一电路设计以减少违反设计约束的可能性。 在一个示例中，第一电路设计的实现包括用于实现第一电路设计的路由解决方案; 并且通过调整逻辑元件的实例，缓冲信号，对信号的负载屏蔽或其他操作来修改第一电路。

公开(公告)号：US08724665B2

公开(公告)日：2014-05-13

申请号：US12506200

申请日：2009-07-20

申请人： Kenneth S. McElvain

发明人： Kenneth S. McElvain

IPC分类号： H04J3/02

CPC分类号： G06F17/5045 ,  G06F13/4278 ,  H04J3/047 ,  H04J3/0602

摘要： Methods and apparatuses to multiplex logic data pseudo synchronously are described. A representation of a multiplexer logic is generated to transmit data items asynchronously relative to a design clock. The data items may be transmitted under control of a transmission clock from a first integrated circuit to a second integrated circuit. A representation of a counter logic may be generated to couple with the multiplexer logic for transmitting the data asynchronously. Additionally, a representation of reset logic may be generated for a configuration to repeatedly reset the counter logic. Synchronization signals may be generated for a design clock cycle of a design clock driving the data items. The synchronization signals may be transmitted via the transmission clock asynchronous with the design clock. The data items may be transmitted via a number of transmission slots determined based on the clock cycles of the transmission clock and the design clock The total time for the transmission slots for transmitting the logic data may be less than the clock cycle of the design clock. One or more transmission slots within the clock cycle of the design clock may be used to transmit the synchronization data to indicate a new cycle to transmit the data items according to the design clock.

摘要翻译： 描述了伪同步复用逻辑数据的方法和装置。 生成多路复用器逻辑的表示以相对于设计时钟异步地发送数据项。 数据项可以在传输时钟的控制下从第一集成电路传输到第二集成电路。 可以产生计数器逻辑的表示以与用于异步发送数据的多路复用器逻辑耦合。 另外，可以为配置重复复位计数器逻辑而产生复位逻辑的表示。 可以为驱动数据项的设计时钟的设计时钟周期生成同步信号。 同步信号可以经由与设计时钟异步的传输时钟传输。 可以经由基于传输时钟和设计时钟的时钟周期确定的多个传输时隙来发送数据项。用于发送逻辑数据的传输时隙的总时间可以小于设计时钟的时钟周期。 设计时钟的时钟周期内的一个或多个传输时隙可用于发送同步数据以指示根据设计时钟发送数据项的新周期。

公开(公告)号：US20130061195A1

公开(公告)日：2013-03-07

申请号：US13668113

申请日：2012-11-02

申请人： Saurabh Adya ,  Kenneth S. McElvain ,  Gael Paul

发明人： Saurabh Adya ,  Kenneth S. McElvain ,  Gael Paul

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G06F17/5045 ,  G06F17/5072

摘要： In one aspect of an embodiment, a method implemented on a data processing system for circuit design, includes identifying one or more first portions of a design of a circuit, each of the one or more first portions containing a set of elements interconnected via timing nets and generating weights for the timing critical nets, the weights being generated after identifying the one or more first portions and executing a placer algorithm which uses the weights for the timing critical nets to place the set of elements on a representation of the design. In this method, in one embodiment, the weights for the timing critical nets can be generated to have values that differ from weights for non-critical nets. The placer algorithm can be any one of a variety of conventional placer algorithms such as a weighted wire length driven placer algorithm or a force directed timing driven placer algorithm or a min-cut placer algorithm.

摘要翻译： 在一个实施例的一个方面中，在用于电路设计的数据处理系统上实现的方法包括识别电路设计的一个或多个第一部分，所述一个或多个第一部分中的每一个包含经由定时网互连的一组元件 以及为所述定时关键网产生权重，所述权重是在识别所述一个或多个第一部分之后生成的，并且执行使用所述定时关键网的所述权重的放置器算法将所述一组元素放置在所述设计的表示上。 在该方法中，在一个实施例中，可以生成用于定时关键网的权重以具有不同于非关键网的权重的值。 放置器算法可以是各种常规放置器算法中的任何一种，例如加权线长驱动放置器算法或力定向定时驱动放置器算法或最小切割加法器算法。

公开(公告)号：US08307315B2

公开(公告)日：2012-11-06

申请号：US12363212

申请日：2009-01-30

申请人： Saurabh Adya ,  Kenneth S. McElvain ,  Gael Paul

发明人： Saurabh Adya ,  Kenneth S. McElvain ,  Gael Paul

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G06F17/5045 ,  G06F17/5072

摘要： In one aspect of an embodiment, a method implemented on a data processing system for circuit design, includes: identifying one or more first portions (e.g., islands) of a design of a circuit, where each of the one or more first portions contains a set of elements interconnected via timing critical nets; and reporting inter-dependency between portions of the circuit in view of the one or more first portions. In one aspect of an embodiment, a method implemented on a data processing system for circuit design, includes: identifying a first portion (e.g., island) of a design of a circuit, the first portion containing a set of elements interconnected via timing critical nets; and performing a synthesis transformation of the first portion to isolate timing dependency of the first portion on a non-critical net connected to an element of the first portion.

摘要翻译： 在一个实施例的一个方面中，在用于电路设计的数据处理系统上实现的方法包括：识别电路设计的一个或多个第一部分（例如，岛），其中所述一个或多个第一部分中的每一个包含 通过定时关键网互连的元素集合; 并且考虑到一个或多个第一部分来报告电路的部分之间的相互依赖性。 在一个实施例的一个方面中，在用于电路设计的数据处理系统上实现的方法包括：识别电路设计的第一部分（例如，岛），第一部分包含经由定时关键网互连的一组元件 ; 以及执行所述第一部分的合成变换以隔离所述第一部分在连接到所述第一部分的元件的非关键网上的时序依赖性。

公开(公告)号：US08171441B2

公开(公告)日：2012-05-01

申请号：US12358227

申请日：2009-01-22

申请人： Kenneth S. McElvain ,  William Halpin

发明人： Kenneth S. McElvain ,  William Halpin

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F17/50 ,  H01L23/5225 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： Methods and apparatuses to design an Integrated Circuit (IC) with a shielding of wires. In at least one embodiment, a shielding mesh of at least two reference voltages (e.g., power and ground) is used to reduce both the capacitive coupling and the inductive coupling in routed signal wires in IC chips. In some embodiments, a type of shielding mesh (e.g., a shielding mesh with a window surrounded by a power ring, or a window with a parser set of shielding wires) is selected to make more routing area available in locally congested areas. In other embodiments, the shielding mesh is used to create or add bypass capacitance. Other embodiments are also disclosed.

摘要翻译： 设计具有屏蔽线的集成电路（IC）的方法和装置。 在至少一个实施例中，使用至少两个参考电压（例如，功率和接地）的屏蔽网来减小IC芯片中路由信号线中的电容耦合和电感耦合。 在一些实施例中，选择一种类型的屏蔽网格（例如，具有由电源环包围的窗口的屏蔽网格或具有解析器屏蔽线组的窗口）以使得在局部拥塞区域中可以获得更多的布线区域。 在其他实施例中，屏蔽网用于产生或添加旁路电容。 还公开了其他实施例。

公开(公告)号：US08161437B2

公开(公告)日：2012-04-17

申请号：US12618683

申请日：2009-11-13

申请人： Levent Oktem ,  Kenneth S. McElvain

发明人： Levent Oktem ,  Kenneth S. McElvain

IPC分类号： G06F17/50

CPC分类号： G06F17/505

摘要： Methods and apparatuses to automatically generate time multiplexed multi-channel circuits from single-channel circuits. At least one embodiment of the present invention automatically and efficiently synthesize multi-channel hardware for time-multiplexed resource sharing by automatically generating a time multiplexed design of multi-channel circuits from the design of a single-channel circuit. Channel specific elements of the single-channel design (e.g., registers and memories) are replaced with corresponding elements of N-times more capacity for pipelining the signal processing for multiple channels.

摘要翻译： 从单通道电路自动生成时分复用多通道电路的方法和装置。 本发明的至少一个实施例通过从单通道电路的设计自动地产生多通道电路的时间复用设计来自动且有效地合成用于时分复用资源共享的多通道硬件。 单通道设计（例如，寄存器和存储器）的通道特定元件被替换为用于多个通道的信号处理流水线的N倍的容量的相应元件。

公开(公告)号：US08136077B2

公开(公告)日：2012-03-13

申请号：US12433476

申请日：2009-04-30

申请人： Larry E. McMurchie ,  Kenneth S. McElvain ,  Kenneth R. McElvain

发明人： Larry E. McMurchie ,  Kenneth S. McElvain ,  Kenneth R. McElvain

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F17/5054 ,  G06F2217/84

摘要： Techniques for timing-optimal placement, pin assignment, and routing for integrated circuits are described herein. According to one embodiment, a list of paths providing implementation possibilities is constructed. A means is provided for removing paths from the list as well as a means for committing paths to the implementation if such paths are required for making the circuit implementation valid. Paths with worst case attributes are iteratively removed from the list until all paths in the list are committed to the implementation. Other methods and apparatuses are also described.

摘要翻译： 本文描述了用于集成电路的定时优化布局，引脚分配和布线的技术。 根据一个实施例，构建了提供实现可能性的路径列表。 提供了一种用于从列表中移除路径的手段以及如果需要这样的路径以使电路实现有效，则提供实现路径的手段。 具有最坏情况属性的路径从列表中迭代删除，直到列表中的所有路径都提交到实现。 还描述了其它方法和装置。

公开(公告)号：US08122412B2

公开(公告)日：2012-02-21

申请号：US12358200

申请日：2009-01-22

申请人： Kenneth S. McElvain ,  William Halpin

发明人： Kenneth S. McElvain ,  William Halpin

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F17/50 ,  H01L23/5225 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： Methods and apparatuses to design an Integrated Circuit (IC) with a shielding of wires. In at least one embodiment, a shielding mesh of at least two reference voltages (e.g., power and ground) is used to reduce both the capacitive coupling and the inductive coupling in routed signal wires in IC chips. In some embodiments, a type of shielding mesh (e.g., a shielding mesh with a window surrounded by a power ring, or a window with a parser set of shielding wires) is selected to make more routing area available in locally congested areas. In other embodiments, the shielding mesh is used to create or add bypass capacitance. Other embodiments are also disclosed.

摘要翻译： 设计具有屏蔽线的集成电路（IC）的方法和装置。 在至少一个实施例中，使用至少两个参考电压（例如，功率和接地）的屏蔽网来减小IC芯片中路由信号线中的电容耦合和电感耦合。 在一些实施例中，选择一种类型的屏蔽网格（例如，具有由电源环包围的窗口的屏蔽网格或具有解析器屏蔽线组的窗口）以使得在局部拥塞区域中可以获得更多的布线区域。 在其他实施例中，屏蔽网用于产生或添加旁路电容。 还公开了其他实施例。

公开(公告)号：US08015520B2

公开(公告)日：2011-09-06

申请号：US12122609

申请日：2008-05-16

申请人： Kenneth S. McElvain ,  Vijay Seshadri

发明人： Kenneth S. McElvain ,  Vijay Seshadri

IPC分类号： G06F17/50

CPC分类号： G06F17/504

摘要： Methods and apparatuses to automatically determine conditions at hierarchical boundaries of a hierarchical circuit design and to use the determined conditions in hierarchical optimization and verification. In one embodiment, a hierarchical block is optimized and transformed during design synthesis using one or more lemmas at the boundary of the hierarchical block. For example, the lemmas are automatically generated to specify range information for input boundary nodes. The lemmas are also used for the equivalence checker to perform hierarchical equivalence checking. Equivalence of hierarchical blocks is individually checked, in view of the lemmas. Thus, based on the lemmas, optimizations across hierarchical boundaries can be performed, while the hierarchical structure of the design is preserved so that equivalence checking of hierarchical circuit designs can still be based on the equivalence of individual hierarchical blocks.

摘要翻译： 自动确定分层电路设计层级边界条件的方法和装置，并在分层优化和验证中使用确定的条件。 在一个实施例中，在设计合成期间使用分层块的边界处的一个或多个引理优化和变换分层块。 例如，自动生成引文以指定输入边界节点的范围信息。 引文也用于等价检查器以执行层次等价检查。 鉴于引理，分层检查的等同性被单独检查。 因此，基于引理，可以执行跨层次边界的优化，同时保留设计的层次结构，使得分层电路设计的等价性检查仍然可以基于各个层级块的等价性。

公开(公告)号：US20110209113A1

公开(公告)日：2011-08-25

申请号：US13099329

申请日：2011-05-02

申请人： Khalid Rahmat ,  Kenneth S. McElvain

发明人： Khalid Rahmat ,  Kenneth S. McElvain

IPC分类号： G06F17/50

CPC分类号： G06F17/50 ,  G06F17/5036 ,  G06F2217/16

摘要： Methods and apparatuses for circuit design to reduce power usage, such as reducing temperature dependent power usage, and/or to improve timing, such as reducing temperature dependent delay or transition time. At least one embodiment of the present invention reduces the power dissipation and improves the timing of an integrated circuit to optimize the design. A thermal analysis is used to determine the temperature dependent power dissipation of a circuit and the temperature distribution of the circuit resulting from dissipating the heat created by the temperature dependent power dissipation. Then, the components of the design are selectively transformed to reduce the power dissipation and to improve timing based on the temperature solution. The transformation may include placement changes and netlist changes, such as the change of transistor threshold voltages for cells or for blocks of the circuit chip.

摘要翻译： 用于减少功率使用的电路设计的方法和装置，例如降低依赖于温度的功率使用，和/或改善定时，例如降低温度依赖性延迟或转换时间。 本发明的至少一个实施例降低了功率消耗，并且改善了集成电路的定时以优化设计。 热分析用于确定电路的与温度有关的功耗以及由于温度依赖功耗而产生的散热所导致的电路温度分布。 然后，选择性地转换设计的部件以降低功耗并且基于温度解决方案来改进定时。 该变换可以包括位置变化和网表变化，例如电池或电路芯片块的晶体管阈值电压的变化。