公开(公告)号：US20070234177A1

公开(公告)日：2007-10-04

申请号：US11616480

申请日：2006-12-27

申请人： Ki-Man Jeon ,  Chang-Won Park ,  Young-Hwan Kim ,  Ki-Tae Kim ,  Hyun-bean Yi ,  Sung-Ju Park

发明人： Ki-Man Jeon ,  Chang-Won Park ,  Young-Hwan Kim ,  Ki-Tae Kim ,  Hyun-bean Yi ,  Sung-Ju Park

IPC分类号： H03M13/09

CPC分类号： H03M13/091 ,  H03M13/6575

摘要： A method and an apparatus for checking a pipelined parallel cyclic redundancy is disclosed. In accordance with the method and the apparatus of the present invention, after an entire CRC (cyclic redundancy check) logic is divided into a feedback portion and an input data portion, the input data portion is divided using a pipelined structure such that the input data portion is designed to have the pipelined structure based on an algorithm that maintains a logic level of each stage to be lower than that of the feedback portion and an algorithm that optimizes a size of a register inserted during the division to improve a speed thereof and to detect an error of a received data in a high speed data communication apparatus.

摘要翻译： 公开了一种用于检查流水线并行循环冗余的方法和装置。 根据本发明的方法和装置，在整个CRC（循环冗余校验）逻辑被分成反馈部分和输入数据部分之后，使用流水线结构划分输入数据部分，使得输入数据 该部分被设计成具有基于维持每个级的逻辑电平低于反馈部分的算法的流水线结构，以及优化在分割期间插入的寄存器的大小以提高其速度和 在高速数据通信装置中检测接收到的数据的错误。

公开(公告)号：US07895499B2

公开(公告)日：2011-02-22

申请号：US11616480

申请日：2006-12-27

申请人： Ki-Man Jeon ,  Chang-Won Park ,  Young-Hwan Kim ,  Ki-Tae Kim ,  Hyun-bean Yi ,  Sung-Ju Park

发明人： Ki-Man Jeon ,  Chang-Won Park ,  Young-Hwan Kim ,  Ki-Tae Kim ,  Hyun-bean Yi ,  Sung-Ju Park

IPC分类号： H03M13/00

CPC分类号： H03M13/091 ,  H03M13/6575

摘要： A method and an apparatus for checking a pipelined parallel cyclic redundancy is disclosed. In accordance with the method and the apparatus of the present invention, after an entire CRC (cyclic redundancy check) logic is divided into a feedback portion and an input data portion, the input data portion is divided using a pipelined structure such that the input data portion is designed to have the pipelined structure based on an algorithm that maintains a logic level of each stage to be lower than that of the feedback portion and an algorithm that optimizes a size of a register inserted during the division to improve a speed thereof and to detect an error of a received data in a high speed data communication apparatus.

摘要翻译： 公开了一种用于检查流水线并行循环冗余的方法和装置。 根据本发明的方法和装置，在整个CRC（循环冗余校验）逻辑被分成反馈部分和输入数据部分之后，使用流水线结构划分输入数据部分，使得输入数据 该部分被设计成具有基于维持每个级的逻辑电平低于反馈部分的算法的流水线结构，以及优化在分割期间插入的寄存器的大小以提高其速度和 在高速数据通信装置中检测接收到的数据的错误。

公开(公告)号：US20080162767A1

公开(公告)日：2008-07-03

申请号：US11926446

申请日：2007-10-29

申请人： Sang-Wook CHO ,  Jin-Kyu Kim ,  Sung-Ju Park ,  Hyun-Bean Yi ,  Chang-Won Park ,  Ki-Man Jeon

发明人： Sang-Wook CHO ,  Jin-Kyu Kim ,  Sung-Ju Park ,  Hyun-Bean Yi ,  Chang-Won Park ,  Ki-Man Jeon

IPC分类号： G06F13/14

CPC分类号： G06F13/4221

摘要： Provided is a 4× framer/deframer module for PCI-Express and a framer/deframer device using the same. In the PCI-Express for high-rate data processing, delimiter and pad processing, and 4× framer shifting and arrangement/reverse arrangement for framing/deframing a frame format are performed to achieve a structure that facilitates reconfiguration and expansion, for example, a pipeline structure, so that the 4× framer/deframer module can operate without delay within a 250 MHz clock even when expansion to 32× is made.

摘要翻译： 提供了一种用于PCI-Express的4x成帧器/去帧模块和使用其的成帧器/去帧器件。 在用于高速率数据处理的PCI-Express中，执行定界符和焊盘处理以及用于成帧/解帧的格式的4x成帧器移位和布置/反向布置以实现便于重新配置和扩展的结构，例如管线 结构，使得即使在扩展到32x时，4x成帧器/解帧器模块也能在250 MHz时钟内无延迟地运行。

公开(公告)号：US07624320B2

公开(公告)日：2009-11-24

申请号：US11727572

申请日：2007-03-27

申请人： Hyun-Bean Yi ,  Jae-Hoon Song ,  Pil-Jae Min ,  Jin-Kyu Kim ,  Sung-Ju Park

发明人： Hyun-Bean Yi ,  Jae-Hoon Song ,  Pil-Jae Min ,  Jin-Kyu Kim ,  Sung-Ju Park

IPC分类号： G01R31/28

CPC分类号： G01R31/318563 ,  G06F11/2236

摘要： A system-on-chip (SoC) test apparatus is disclosed. The system-on-chip (SoC) testing apparatus reduces a test time due to a small amount of overhead in the case of testing an AMBA-based system-on-chip (SoC) using a TIC, an EBI, and a Test Harness, and maintains AMBA- or TIC- compatibility simultaneously while performing scan input/output operations.

摘要翻译： 公开了片上系统（SoC）测试装置。 在使用TIC，EBI和测试线路测试基于AMBA的片上系统（SoC）的情况下，片上系统（SoC）测试设备减少了由于少量开销的测试时间 并且在执行扫描输入/输出操作时同时维持AMBA或TIC兼容性。

公开(公告)号：US20080022172A1

公开(公告)日：2008-01-24

申请号：US11727572

申请日：2007-03-27

申请人： Hyun-Bean Yi ,  Jae-Hoon Song ,  Pil-Jae Min ,  Jin-Kyu Kim ,  Sung-Ju Park

发明人： Hyun-Bean Yi ,  Jae-Hoon Song ,  Pil-Jae Min ,  Jin-Kyu Kim ,  Sung-Ju Park

IPC分类号： G01R31/28

CPC分类号： G01R31/318563 ,  G06F11/2236

摘要： A system-on-chip (SoC) test apparatus is disclosed. The system-on-chip (SoC) testing apparatus reduces a test time due to a small amount of overhead in the case of testing an AMBA-based system-on-chip (SoC) using a TIC, an EBI, and a Test Harness, and maintains AMBA- or TIC- compatibility simultaneously while performing scan input/output operations.

摘要翻译： 公开了片上系统（SoC）测试装置。 在使用TIC，EBI和测试线路测试基于AMBA的片上系统（SoC）的情况下，片上系统（SoC）测试设备减少了由于少量开销的测试时间 并且在执行扫描输入/输出操作时同时维持AMBA或TIC兼容性。