公开(公告)号：US20070094664A1

公开(公告)日：2007-04-26

申请号：US11256631

申请日：2005-10-21

申请人： Kimming So ,  Baobinh Truong ,  Yang Lu ,  Hon-Chong Ho ,  Li-Hung Chang ,  Chia-Cheng Choung ,  Jason Leonard

发明人： Kimming So ,  Baobinh Truong ,  Yang Lu ,  Hon-Chong Ho ,  Li-Hung Chang ,  Chia-Cheng Choung ,  Jason Leonard

IPC分类号： G06F9/46

CPC分类号： G06F9/5011 ,  G06F9/485 ,  G06F2209/5021 ,  G06F2209/507

摘要： A first thread processor of a multi-thread processor system is operable to execute a first process, and a second thread processor of the multi-thread processor system is operable to execute a second process. A control register is operable to store priority information that is individually associated with at least one of the first thread processor and the second thread processor. The priority information identifies a prioritization of the first thread processor and/or a restriction on the second thread processor in a use of a shared hardware resource during execution of at least one of the first process and the second process.

摘要翻译： 多线程处理器系统的第一线程处理器可操作以执行第一进程，并且多线程处理器系统的第二线程处理器可操作以执行第二进程。 控制寄存器可操作以存储与第一线程处理器和第二线程处理器中的至少一个单独关联的优先级信息。 在执行第一进程和第二进程中的至少一个时，优先级信息在使用共享硬件资源时识别第一线程处理器的优先级和/或对第二线程处理器的限制。

公开(公告)号：US07111127B2

公开(公告)日：2006-09-19

申请号：US10744892

申请日：2003-12-23

申请人： Kimming So ,  Chia-Cheng Choung ,  BaoBinh Truong ,  Yook-Khai Cheok

发明人： Kimming So ,  Chia-Cheng Choung ,  BaoBinh Truong ,  Yook-Khai Cheok

IPC分类号： G06F12/08

CPC分类号： G06F12/0855

摘要： One or more methods and systems of improving the performance of consecutive data stores into a cache memory are presented. In one embodiment, the method comprises writing data into a data array associated with at least a first store instruction while accessing a tag in a tag array associated with at least a second store instruction. In one embodiment, the method of processing consecutive data stores into a cache memory comprises updating a first data in a cache memory while concurrently looking up or identifying a second data in the cache memory. In one embodiment, a system for improving the execution of data store instructions of a CPU comprises a pipelined buffer using a minimal number of data entries, a data array used for updating data associated with a first store instruction, and a tag array used for looking up data associated with a second store instruction.

摘要翻译： 提出了一种或多种将连续数据存储性能提高到高速缓冲存储器中的方法和系统。 在一个实施例中，该方法包括在访问与至少第二存储指令相关联的标签阵列中的标签时将数据写入与至少第一存储指令相关联的数据阵列。 在一个实施例中，将连续数据存储处理到高速缓冲存储器中的方法包括更新高速缓冲存储器中的第一数据，同时在高速缓冲存储器中查找或识别第二数据。 在一个实施例中，用于改进CPU的数据存储指令的执行的系统包括使用最少数量条目的流水线缓冲器，用于更新与第一存储指令相关联的数据的数据阵列，以及用于查找的标签阵列 与第二存储指令相关联的数据。

公开(公告)号：US20050015552A1

公开(公告)日：2005-01-20

申请号：US10744892

申请日：2003-12-23

申请人： Kimming So ,  Chia-Cheng Choung ,  BaoBinh Truong ,  Yook-Khai Cheok

发明人： Kimming So ,  Chia-Cheng Choung ,  BaoBinh Truong ,  Yook-Khai Cheok

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0855

摘要： One or more methods and systems of improving the performance of consecutive data stores into a cache memory are presented. In one embodiment, the method comprises writing data into a data array associated with at least a first store instruction while accessing a tag in a tag array associated with at least a second store instruction. In one embodiment, the method of processing consecutive data stores into a cache memory comprises updating a first data in a cache memory while concurrently looking up or identifying a second data in the cache memory. In one embodiment, a system for improving the execution of data store instructions of a CPU comprises a pipelined buffer using a minimal number of data entries, a data array used for updating data associated with a first store instruction, and a tag array used for looking up data associated with a second store instruction.

摘要翻译： 提出了一种或多种将连续数据存储性能提高到高速缓冲存储器中的方法和系统。 在一个实施例中，该方法包括在访问与至少第二存储指令相关联的标签阵列中的标签时将数据写入与至少第一存储指令相关联的数据阵列。 在一个实施例中，将连续数据存储处理到高速缓冲存储器中的方法包括更新高速缓冲存储器中的第一数据，同时在高速缓冲存储器中查找或识别第二数据。 在一个实施例中，用于改进CPU的数据存储指令的执行的系统包括使用最少数量条目的流水线缓冲器，用于更新与第一存储指令相关联的数据的数据阵列，以及用于查找的标签阵列 与第二存储指令相关联的数据。