公开(公告)号：US07609095B2

公开(公告)日：2009-10-27

申请号：US11122002

申请日：2005-05-05

申请人： Gerald I. Grand ,  Mark Chambers ,  Baobinh Truong

发明人： Gerald I. Grand ,  Mark Chambers ,  Baobinh Truong

IPC分类号： H03K17/00

CPC分类号： G01R31/31727

摘要： A system and method for seamlessly reprogramming clock frequencies includes a phase locked loop (PLL) that generates CPU and double data rate (DDR) clocks. A crystal is used to generate a reference clock. The CPU clock and the reference clock are inputs to a first multiplexer, and the DDR clock and reference clock are inputs to a second multiplexer. In normal operation the multiplexers provide the CPU and DDR clock signal as outputs. To reprogram the clock frequencies and reset the PLL, (1) the reference clock signal is selected to be the output of both multiplexers, so the device is running on the internal reference clock. The mux switching is synchronized with the CPU and DDR clock signals. (2) The PLL is reprogrammed, its internal voltage-controlled oscillator is reset, and the PLL is restarted at the new desired frequency. (3) When the new PLL frequency output is stable, the multiplexers are switched back to the PLL-generated CPU and DDR clocks, synchronously with the reference clock signal.

摘要翻译： 用于无缝重新编程时钟频率的系统和方法包括产生CPU和双倍数据速率（DDR）时钟的锁相环（PLL）。 晶体用于产生参考时钟。 CPU时钟和参考时钟是第一多路复用器的输入，DDR时钟和参考时钟是第二个多路复用器的输入。 在正常操作中，多路复用器提供CPU和DDR时钟信号作为输出。 要重新编程时钟频率并复位PLL，（1）参考时钟信号被选择为两个复用器的输出，因此器件在内部参考时钟上运行。 多路复用切换与CPU和DDR时钟信号同步。 （2）PLL重新编程，其内部压控振荡器复位，PLL以新的所需频率重新启动。 （3）当新的PLL频率输出稳定时，多路复用器与参考时钟信号同步切换回PLL生成的CPU和DDR时钟。

公开(公告)号：US20050259505A1

公开(公告)日：2005-11-24

申请号：US11122002

申请日：2005-05-05

申请人： Gerald Grand ,  Mark Chambers ,  Baobinh Truong

发明人： Gerald Grand ,  Mark Chambers ,  Baobinh Truong

IPC分类号： G01R31/317 ,  G11C8/00

CPC分类号： G01R31/31727

摘要： A system and method for seamlessly reprogramming clock frequencies includes a phase locked loop (PLL) that generates CPU and double data rate (DDR) clocks. A crystal is used to generate a reference clock. The CPU clock and the reference clock are inputs to a first multiplexer, and the DDR clock and reference clock are inputs to a second multiplexer. In normal operation the multiplexers provide the CPU and DDR clock signal as outputs. To reprogram the clock frequencies and reset the PLL, (1) the reference clock signal is selected to be the output of both multiplexers, so the device is running on the internal reference clock. The mux switching is synchronized with the CPU and DDR clock signals. (2) The PLL is reprogrammed, its internal voltage-controlled oscillator is reset, and the PLL is restarted at the new desired frequency. (3) When the new PLL frequency output is stable, the multiplexers are switched back to the PLL-generated CPU and DDR clocks, synchronously with the reference clock signal.

摘要翻译： 用于无缝重新编程时钟频率的系统和方法包括产生CPU和双倍数据速率（DDR）时钟的锁相环（PLL）。 晶体用于产生参考时钟。 CPU时钟和参考时钟是第一多路复用器的输入，DDR时钟和参考时钟是第二个多路复用器的输入。 在正常操作中，多路复用器提供CPU和DDR时钟信号作为输出。 要重新编程时钟频率并复位PLL，（1）参考时钟信号被选择为两个复用器的输出，因此器件在内部参考时钟上运行。 多路复用切换与CPU和DDR时钟信号同步。 （2）PLL重新编程，其内部压控振荡器复位，PLL以新的所需频率重新启动。 （3）当新的PLL频率输出稳定时，多路复用器与参考时钟信号同步切换回PLL产生的CPU和DDR时钟。

公开(公告)号：US20060224832A1

公开(公告)日：2006-10-05

申请号：US11302107

申请日：2005-12-13

申请人： Kimming So ,  Hon-Chong Ho ,  Baobinh Truong

发明人： Kimming So ,  Hon-Chong Ho ,  Baobinh Truong

IPC分类号： G06F12/00

CPC分类号： G06F12/0862 ,  G06F12/0897

摘要： A system and method to support programmable prefetching of one or more lines of instructions or data into cache storage of a computer system is disclosed. A secondary cache is used to avoid the transfer of a line that is currently being used by the processor. Sequential prefetching is made possible by presetting control registers.

摘要翻译： 公开了一种用于支持将一行或多行指令或数据可编程预取到计算机系统的高速缓存存储器中的系统和方法。 二级缓存用于避免传输当前正被处理器使用的一行。 通过预置控制寄存器可实现顺序预取。

公开(公告)号：US20060224653A1

公开(公告)日：2006-10-05

申请号：US11212949

申请日：2005-08-25

申请人： Kimming So ,  Jason Leonard ,  Philip Houghton ,  Henry Li ,  Baobinh Truong

发明人： Kimming So ,  Jason Leonard ,  Philip Houghton ,  Henry Li ,  Baobinh Truong

IPC分类号： G06F7/38

CPC分类号： G06F7/5443 ,  G06F7/49921 ,  G06F7/49936 ,  G06F9/3001 ,  G06F2207/3816 ,  G06F2207/3828

摘要： A method and system for performing digital signal processing operations in a computer system are disclosed. In addition to the ability to perform DSP operation on a new hardware platform, this method and system allow the dynamic and global control of saturation and left shifting prior to accumulation.

摘要翻译： 公开了一种用于在计算机系统中执行数字信号处理操作的方法和系统。 除了能够在新的硬件平台上执行DSP操作之外，该方法和系统允许在累积之前对饱和度和左移进行动态和全局控制。

公开(公告)号：US20060224654A1

公开(公告)日：2006-10-05

申请号：US11217651

申请日：2005-08-25

申请人： Kimming So ,  Henry Li ,  Jason Leonard ,  Baobinh Truong

发明人： Kimming So ,  Henry Li ,  Jason Leonard ,  Baobinh Truong

IPC分类号： G06F7/38

CPC分类号： G06F7/57 ,  G06F7/5443 ,  G06F2207/382

摘要： A method and system for performing digital signal processing operations in a computer system are disclosed. Digital Signal Processing operations such as multiply and add (MADD) or multiply and subtract (MSUB) can be performed by general-purpose microprocessors. The DSP operations are directed to n-bit operands that are in m-bit registers. The register size (m) may be a multiple of the operand size (n). For example, the DSP operations may utilize 32-bit registers with 16-bit or 8-bit operands, or the DSP operations may utilize 64-bit registers with 32-bit, 16-bit, or 8-bit operands.

摘要翻译： 公开了一种用于在计算机系统中执行数字信号处理操作的方法和系统。 数字信号处理操作如乘法和加法（MADD）或乘法和减法（MSUB）可以由通用微处理器执行。 DSP操作针对m位寄存器中的n位操作数。 寄存器大小（m）可以是操作数大小（n）的倍数。 例如，DSP操作可以利用具有16位或8位操作数的32位寄存器，或者DSP操作可以利用具有32位，16位或8位操作数的64位寄存器。

公开(公告)号：US20050015578A1

公开(公告)日：2005-01-20

申请号：US10744517

申请日：2003-12-23

申请人： Kimming So ,  BaoBinh Truong

发明人： Kimming So ,  BaoBinh Truong

IPC分类号： G06F9/00 ,  G06F9/38

CPC分类号： G06F9/3848

摘要： One or more methods and systems of reducing the size of memory used in implementing a predictive scheme for executing conditional branch instructions are presented. In one embodiment, a conditional branch instruction addresses a first bit array and a second bit array of a branch history table. The branch history table comprises a first bit array and a second bit array in which the second bit array contains a fraction of the number of entries of said first bit array. In one or more embodiments, the size of the branch history table is reduced by at least twenty five percent, resulting in a reduction of memory required for implementing the predictive scheme.

摘要翻译： 提出了一种或多种减少用于实现用于执行条件分支指令的预测方案所使用的存储器的大小的方法和系统。 在一个实施例中，条件转移指令寻址分支历史表的第一位数组和第二位数组。 分支历史表包括第一比特阵列和第二比特阵列，其中第二比特阵列包含所述第一比特阵列的条目数目的一部分。 在一个或多个实施例中，分支历史表的大小减少至少百分之二十五，导致实现预测方案所需的存储器的减少。

公开(公告)号：US20070094664A1

公开(公告)日：2007-04-26

申请号：US11256631

申请日：2005-10-21

申请人： Kimming So ,  Baobinh Truong ,  Yang Lu ,  Hon-Chong Ho ,  Li-Hung Chang ,  Chia-Cheng Choung ,  Jason Leonard

发明人： Kimming So ,  Baobinh Truong ,  Yang Lu ,  Hon-Chong Ho ,  Li-Hung Chang ,  Chia-Cheng Choung ,  Jason Leonard

IPC分类号： G06F9/46

CPC分类号： G06F9/5011 ,  G06F9/485 ,  G06F2209/5021 ,  G06F2209/507

摘要： A first thread processor of a multi-thread processor system is operable to execute a first process, and a second thread processor of the multi-thread processor system is operable to execute a second process. A control register is operable to store priority information that is individually associated with at least one of the first thread processor and the second thread processor. The priority information identifies a prioritization of the first thread processor and/or a restriction on the second thread processor in a use of a shared hardware resource during execution of at least one of the first process and the second process.

摘要翻译： 多线程处理器系统的第一线程处理器可操作以执行第一进程，并且多线程处理器系统的第二线程处理器可操作以执行第二进程。 控制寄存器可操作以存储与第一线程处理器和第二线程处理器中的至少一个单独关联的优先级信息。 在执行第一进程和第二进程中的至少一个时，优先级信息在使用共享硬件资源时识别第一线程处理器的优先级和/或对第二线程处理器的限制。

公开(公告)号：US20070067533A1

公开(公告)日：2007-03-22

申请号：US11213009

申请日：2005-08-25

申请人： Kimming So ,  Baobinh Truong ,  Jason Leonard

发明人： Kimming So ,  Baobinh Truong ,  Jason Leonard

IPC分类号： G06F13/24

CPC分类号： G06F13/24 ,  G06F9/3851 ,  G06F9/3885 ,  G06F9/4812

摘要： A system and method for interrupt distribution in a multithread processor are disclosed. A connection between an interrupt and a set of thread processors can be programmed. When the interrupt is executed, the set of thread processors are affected. While executing the thread processor tasks, the connection may be reprogrammed to interrupt another set of thread processors.

摘要翻译： 公开了一种用于多线程处理器中的中断分配的系统和方法。 可以编程中断和一组线程处理器之间的连接。 当执行中断时，线程处理器组将受到影响。 在执行线程处理器任务时，可以重新编程连接以中断另一组线程处理器。

公开(公告)号：US07111127B2

公开(公告)日：2006-09-19

申请号：US10744892

申请日：2003-12-23

申请人： Kimming So ,  Chia-Cheng Choung ,  BaoBinh Truong ,  Yook-Khai Cheok

发明人： Kimming So ,  Chia-Cheng Choung ,  BaoBinh Truong ,  Yook-Khai Cheok

IPC分类号： G06F12/08

CPC分类号： G06F12/0855

摘要： One or more methods and systems of improving the performance of consecutive data stores into a cache memory are presented. In one embodiment, the method comprises writing data into a data array associated with at least a first store instruction while accessing a tag in a tag array associated with at least a second store instruction. In one embodiment, the method of processing consecutive data stores into a cache memory comprises updating a first data in a cache memory while concurrently looking up or identifying a second data in the cache memory. In one embodiment, a system for improving the execution of data store instructions of a CPU comprises a pipelined buffer using a minimal number of data entries, a data array used for updating data associated with a first store instruction, and a tag array used for looking up data associated with a second store instruction.

摘要翻译： 提出了一种或多种将连续数据存储性能提高到高速缓冲存储器中的方法和系统。 在一个实施例中，该方法包括在访问与至少第二存储指令相关联的标签阵列中的标签时将数据写入与至少第一存储指令相关联的数据阵列。 在一个实施例中，将连续数据存储处理到高速缓冲存储器中的方法包括更新高速缓冲存储器中的第一数据，同时在高速缓冲存储器中查找或识别第二数据。 在一个实施例中，用于改进CPU的数据存储指令的执行的系统包括使用最少数量条目的流水线缓冲器，用于更新与第一存储指令相关联的数据的数据阵列，以及用于查找的标签阵列 与第二存储指令相关联的数据。

公开(公告)号：US20050015552A1

公开(公告)日：2005-01-20

申请号：US10744892

申请日：2003-12-23

申请人： Kimming So ,  Chia-Cheng Choung ,  BaoBinh Truong ,  Yook-Khai Cheok

发明人： Kimming So ,  Chia-Cheng Choung ,  BaoBinh Truong ,  Yook-Khai Cheok

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0855

摘要： One or more methods and systems of improving the performance of consecutive data stores into a cache memory are presented. In one embodiment, the method comprises writing data into a data array associated with at least a first store instruction while accessing a tag in a tag array associated with at least a second store instruction. In one embodiment, the method of processing consecutive data stores into a cache memory comprises updating a first data in a cache memory while concurrently looking up or identifying a second data in the cache memory. In one embodiment, a system for improving the execution of data store instructions of a CPU comprises a pipelined buffer using a minimal number of data entries, a data array used for updating data associated with a first store instruction, and a tag array used for looking up data associated with a second store instruction.

摘要翻译： 提出了一种或多种将连续数据存储性能提高到高速缓冲存储器中的方法和系统。 在一个实施例中，该方法包括在访问与至少第二存储指令相关联的标签阵列中的标签时将数据写入与至少第一存储指令相关联的数据阵列。 在一个实施例中，将连续数据存储处理到高速缓冲存储器中的方法包括更新高速缓冲存储器中的第一数据，同时在高速缓冲存储器中查找或识别第二数据。 在一个实施例中，用于改进CPU的数据存储指令的执行的系统包括使用最少数量条目的流水线缓冲器，用于更新与第一存储指令相关联的数据的数据阵列，以及用于查找的标签阵列 与第二存储指令相关联的数据。