公开(公告)号：US20050151190A1

公开(公告)日：2005-07-14

申请号：US10987189

申请日：2004-11-12

申请人： Manfred Kotek ,  Oliver Haberlen ,  Martin Polzl ,  Walter Rieger

发明人： Manfred Kotek ,  Oliver Haberlen ,  Martin Polzl ,  Walter Rieger

IPC分类号： H01L21/336 ,  H01L29/40 ,  H01L29/417 ,  H01L29/423 ,  H01L29/76 ,  H01L29/78

CPC分类号： H01L29/7813 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/4238 ,  H01L29/7811

摘要： In the case of the cost-effective method according to the invention for fabricating a power transistor arrangement, a trench power transistor arrangement (1) is fabricated with four patterning planes each containing a lithography step. The power transistor arrangement according to the invention has a cell array (3) with cell array trenches (5) each containing a field electrode structure (11) and a gate electrode structure (10). The field electrode structure (11) is electrically conductively connected to the source metallization (15) by a connection trench (6) in the cell array (3).

摘要翻译： 在根据本发明的用于制造功率晶体管布置的成本有效的方法的情况下，制造具有四个图案平面的沟槽功率晶体管布置（1），每个图案平面包含光刻步骤。 根据本发明的功率晶体管装置具有一个具有单元阵列沟槽（5）的单元阵列（3），每个单元阵列具有场电极结构（11）和栅电极结构（10）。 场电极结构（11）通过电池阵列（3）中的连接沟槽（6）与源极金属化（15）导电连接。

公开(公告)号：US20050145936A1

公开(公告)日：2005-07-07

申请号：US10977118

申请日：2004-10-29

申请人： Martin Polzl ,  Franz Hirler ,  Oliver Haberlen ,  Manfred Kotek ,  Walter Rieger

发明人： Martin Polzl ,  Franz Hirler ,  Oliver Haberlen ,  Manfred Kotek ,  Walter Rieger

IPC分类号： H01L21/336 ,  H01L29/06 ,  H01L29/40 ,  H01L29/417 ,  H01L29/423 ,  H01L29/78

CPC分类号： H01L29/7813 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/4238 ,  H01L29/7811

摘要： When fabricating trench power transistor arrangements (1) with active cell array trenches (5) and passive connecting trenches (6), the cell array trenches (5) are provided in greater width than the connecting trenches (6). An auxiliary layer (24) is deposited conformally onto a lower field electrode structure (11) in the cell array trenches (5) and the connecting trenches (6) and is etched back as far as the top edge in the connecting trenches (6), which removes it from the cell array trenches (5). The auxiliary layer (24) allows the gate oxide (20) to be patterned without a complex mask process. An edge trench (7), with an electrode, on the potential of the field electrode structure (11) shields the cell array (3) from a drain potential.

摘要翻译： 当制造具有有源电池阵列沟槽（5）和无源连接沟槽（6）的沟槽功率晶体管布置（1）时，电池阵列沟槽（5）的宽度大于连接沟槽（6）。 辅助层（24）保形地沉积在单元阵列沟槽（5）和连接沟槽（6）中的下部电场结构（11）上并被回蚀到连接沟槽（6）中的顶部边缘， ，其从单元阵列沟槽（5）中移除它。 辅助层（24）允许栅极氧化物（20）被图案化而不需要复杂的掩模工艺。 在场电极结构（11）的电位上具有电极的边缘沟槽（7）将电池阵列（3）与漏极电势屏蔽。