公开(公告)号：US08358159B1

公开(公告)日：2013-01-22

申请号：US13045032

申请日：2011-03-10

申请人： Mehmet Mustafa Eker ,  Viet Do ,  Simon Pang

发明人： Mehmet Mustafa Eker ,  Viet Do ,  Simon Pang

IPC分类号： H03L7/06

CPC分类号： H03L7/095

摘要： Adaptive multi-band frequency calibration is provided for a phase-locked loop (PLL). A voltage controller oscillator (VCO) is initially selected nominally associated with first synthesized signal frequency, where the VCO is selected from a plurality of n VCOs, and each VCO is tunable across a band of synthesized signal frequencies. A lock detector compares a nominal first synthesized signal frequency to a reference signal frequency. In response to sensing a difference between the nominal first synthesizer and reference signal frequencies, an out-of-lock condition is asserted and a VCO is reselected from the plurality of n VCOs. A mid-point control voltage is supplied to a control voltage input of the reselected VCO. A difference is measured between a mid-point synthesized signal frequency and the reference signal frequency. If the difference is less than a first threshold, the reselected VCO is assigned to generate the first synthesized signal frequency.

摘要翻译： 为锁相环（PLL）提供自适应多频带频率校准。 最初选择与第一合成信号频率相关联的电压控制器振荡器（VCO），其中从多个n个VCO选择VCO，并且每个VCO可跨越合成信号频率的频带进行可调。 锁定检测器将标称第一合成信号频率与参考信号频率进行比较。 响应于感测标称第一合成器和参考信号频率之间的差异，断言失锁状态并且从多个n个VCO重新选择VCO。 中点控制电压被提供给重新选择的VCO的控制电压输入。 在中点合成信号频率和参考信号频率之间测量差异。 如果差值小于第一阈值，则重新选择的VCO被分配以产生第一合成信号频率。

公开(公告)号：US08855258B1

公开(公告)日：2014-10-07

申请号：US13250794

申请日：2011-09-30

申请人： Viet Do ,  Simon Pang

发明人： Viet Do ,  Simon Pang

IPC分类号： H04L7/00

CPC分类号： H04L7/033 ,  H04J3/076

摘要： A system and method are provided for resynchronizing a transmission signal using a jitter-attenuated clock derived from an asynchronous gapped clock. A first-in first-out (FIFO) memory accepts an asynchronous gapped clock derived from a first clock having a first frequency. The gapped clock has an average second frequency less than the first frequency. The input serial stream of data is loaded at a rate responsive to the gapped clock. A dynamic numerator (DN) and dynamic denominator (DD) are iteratively calculated for the gapped clock, averaged, and an averaged numerator (A and an averaged denominator (AD) are generated. The first frequency is multiplied by the ratio of AN/AD to create a jitter-attenuated second clock having the second frequency. The FIFO memory accepts the jitter-attenuated second clock and supplies data from memory at the second frequency. A framer accepts the data from the FIFO memory and the jitter-attenuated second clock.

摘要翻译： 提供了一种系统和方法，用于使用从异步间隔时钟导出的抖动衰减时钟重新同步传输信号。 先进先出（FIFO）存储器接收从具有第一频率的第一时钟导出的异步间隔时钟。 间隔时钟的平均第二频率小于第一频率。 数据的输入串行流以响应于有间隙的时钟的速率加载。 对于有间隙的时钟进行迭代计算动态分子（DN）和动态分母（DD），得到平均分子（A和平均分母（AD）），第一个频率乘以AN / AD 创建具有第二频率的抖动衰减的第二时钟，FIFO存储器接受抖动衰减的第二时钟并以第二频率从存储器提供数据，成帧器接收来自FIFO存储器的数据和抖动衰减的第二时钟。

公开(公告)号：US08478805B1

公开(公告)日：2013-07-02

申请号：US12985293

申请日：2011-01-05

申请人： Viet Do ,  Simon Pang

发明人： Viet Do ,  Simon Pang

IPC分类号： G06F1/02

CPC分类号： G06F1/022 ,  H03L7/193 ,  H03L7/1976

摘要： A method is provided for synthesizing signal frequencies using low resolution rational division decomposition in a frequency synthesis device. An integer numerator (n) and an integer denominator (d) ratio is reduced; n/d=IO(NO/DO)=IO+NO/DO=(IO+1)−(DO−NO)/DO, and where NO/DO

摘要翻译： 提供一种用于在频率合成装置中使用低分辨率有理分解分解合成信号频率的方法。 减小整数分子（n）和整数分母（d）比率; n / d = IO（NO / DO）= IO + NO / DO =（IO + 1） - （DO-NO）/ DO，NO / DO <1，NO和DO为整数。 NO减少; （Nn / Dn）= In + Nn / Dn =（In + 1） - （Dn-Nn）/ Dn，其中In，Nn和Dn为整数，Nn / Dn <1。 In，Nn和Dn用于创建最终的分子除数。 DO减少; Nd = Dd（Nd / Dd）= Id + Nd / Dd =（Id + 1） - （Dd-Nd）/ Dd，其中Id，Nd和Dd为整数，Nd / Dd <1。 Id，Nd和Dd用于创建最终分母除数。 最后，IO，最终的分子除数和最终的分母除数用于创建最终的除数。

公开(公告)号：US08138801B1

公开(公告)日：2012-03-20

申请号：US12892723

申请日：2010-09-28

申请人： Viet Do ,  Simon Pang

发明人： Viet Do ,  Simon Pang

IPC分类号： H03D13/00

CPC分类号： H03D13/003

摘要： A system and method are provided for matching a signal (compClk) to a particular frequency band in a multiband communications device. The method accepts a compClk signal, a frequency source is selected from sources collectively covering a range of frequency bands, and a reference clock is supplied from the selected source. If the frequency of the compClk is greater than the reference clock frequency, a high frequency window sampler supplies a first frequency pattern detector output signal (fpdOut—1). Simultaneously, a low frequency window sampler compares the compClk signal with the reference clock. If the frequency of the compClk is less than the reference clock frequency, the low frequency window sampler supplies a second frequency pattern detector output signal (fpdOut—2). The selected frequency source is compared to fpdOut—1 and fpdOut—2 signals, and a determination is made as to whether the selected frequency source coarsely matches the compClk frequency.

摘要翻译： 提供了一种用于将信号（compClk）与多频带通信设备中的特定频带进行匹配的系统和方法。 该方法接收compClk信号，从共同覆盖频带范围的源选择频率源，并且从所选择的源提供参考时钟。 如果compClk的频率大于参考时钟频率，则高频窗口采样器提供第一频率模式检测器输出信号（fpdOut-1）。 同时，低频窗口采样器将compClk信号与参考时钟进行比较。 如果compClk的频率小于参考时钟频率，则低频窗口采样器提供第二频率模式检测器输出信号（fpdOut-2）。 将所选频率源与fpdOut-1和fpdOut-2信号进行比较，并确定所选择的频率源是否与compClk频率粗略匹配。

公开(公告)号：US08762436B1

公开(公告)日：2014-06-24

申请号：US12972255

申请日：2010-12-17

申请人： Viet Do ,  Simon Pang

发明人： Viet Do ,  Simon Pang

IPC分类号： G06F7/52 ,  G06F1/02

CPC分类号： H03L7/1976 ,  G06F7/68 ,  H03K21/40 ,  H03K23/486 ,  H03L7/18

摘要： A method is provided for synthesizing signal frequencies using low resolution rational division. A reference frequency value and synthesized frequency value are accepted. In response to dividing the synthesized frequency value by the reference frequency value, an integer value numerator (n) and an integer value denominator (d) are determined, with n/d=I(N/D)=I+N/D=(I+1)−(D−N)/D), and where N/D

摘要翻译： 提供了一种使用低分辨率合理除法合成信号频率的方法。 参考频率值和合成频率值被接受。 响应于将合成频率值除以参考频率值，确定整数值分子（n）和整数分母（d），其中n / d = I（N / D）= I + N / D = （I + 1） - （D-N）/ D），其中N / D <1。 累加器产生（D-N）和来自前一个循环的计数的和，并产生和和分母之间的差异。 将总和与分母进行比较，并产生第一进位位。 第一进位位的补码被加到第一个二进制序列中，第一个二进制序列用于产生一个k位的商。 从（I + 1）中减去k位商以产生除数。

公开(公告)号：US08666011B1

公开(公告)日：2014-03-04

申请号：US13091052

申请日：2011-04-20

申请人： Viet Do ,  Simon Pang

发明人： Viet Do ,  Simon Pang

IPC分类号： H04L7/00

CPC分类号： H04L7/033 ,  H04J3/076

摘要： A system and method are provided for generating a jitter-attenuated clock using an asynchronous gapped clock source. The method accepts a first reference clock having a first frequency. Using the first reference clock, an asynchronous gapped clock is generated having an average second frequency less than the first frequency. A dynamic numerator (DN) and dynamic denominator (DD) are iteratively calculated for the gapped clock. Then, DN and DD are averaged. In response to the averaging, an averaged numerator (AN) and an averaged denominator (AD) are generated. Finally, the first frequency (first reference clock) is multiplied by the ratio of AN/AD to create a jitter-attenuated second clock having the second frequency.

摘要翻译： 提供了一种使用异步间隔时钟源来产生抖动衰减时钟的系统和方法。 该方法接受具有第一频率的第一参考时钟。 使用第一参考时钟，产生具有小于第一频率的平均第二频率的异步间隔时钟。 对于有间隙的时钟，迭代地计算动态分子（DN）和动态分母（DD）。 然后，DN和DD被平均。 响应于平均，生成平均分子（AN）和平均分母（AD）。 最后，将第一频率（第一参考时钟）乘以AN / AD的比率以产生具有第二频率的抖动衰减的第二时钟。

公开(公告)号：US07956649B1

公开(公告)日：2011-06-07

申请号：US12843534

申请日：2010-07-26

申请人： Simon Pang ,  Viet Do

发明人： Simon Pang ,  Viet Do

IPC分类号： H03D13/00

CPC分类号： H03D13/00

摘要： A window sampling system and method are provided for comparing a signal with an unknown frequency to a reference clock. A pattern modulator accepts a compClk signal and supplies a test window with a period equal to n compClk periods, where n is an integer greater than 1. A pattern detector accepts the test window and a reference clock, and contrasts the test window with the reference clock. In response to failing to fit n reference clock periods inside the test window, the pattern detector supplies a frequency pattern detector output signal (fpdOut) indicating that the frequency of the compClk is greater than the reference clock frequency.

摘要翻译： 提供了一种用于将具有未知频率的信号与参考时钟进行比较的窗口采样系统和方法。 模式调制器接受compClk信号并提供具有等于n个compClk周期的周期的测试窗口，其中n是大于1的整数。模式检测器接受测试窗口和参考时钟，并将测试窗口与参考对象 时钟。 响应于在测试窗口内未配合n个参考时钟周期，模式检测器提供指示compClk的频率大于参考时钟频率的频率模式检测器输出信号（fpdOut）。