公开(公告)号：US08219864B2

公开(公告)日：2012-07-10

申请号：US12304729

申请日：2007-05-18

申请人： Michael Gössel ,  Egor Sogomonyan ,  Daniel Marienfeld

发明人： Michael Gössel ,  Egor Sogomonyan ,  Daniel Marienfeld

IPC分类号： G06F11/10

CPC分类号： G06F11/10

摘要： The invention relates to a circuit arrangement, comprising: a functional circuit with m (m=1, 2, . . . ) data inputs and n (n=1, 2, . . . ) data outputs for processing at least one m-dimensional binary data input (x1, . . . , xm) to form an n-dimensional data output (y1, . . . , yn), wherein the functional circuit comprises at least one combinatorial circuit part, at least two registers with a word length k (k=1, 2, . . . ; k≦n) which are coupled to at least some of the n data outputs of the functional circuit in order to store output values (y=y1, . . . , yk; y′=y′1, . . . , y′k) which are duplicated with respect to one another or are duplicated with bit-by-bit inversion with respect to one another, said output values being derived from the n-dimensional data output (y1, . . . , yn) of the functional circuit, at least one corrector with an input word length 2k and an output word length k, which is coupled to data outputs of the at least two registers and supplies a k-dimensional corrected data output (y[k](korr)=y1(korr), . . . , yk(korr)), and an error detection circuit for detecting errors during operation of at least one of the aforementioned circuit elements: the functional circuit, the at least two registers and the corrector.

摘要翻译： 本发明涉及一种电路装置，包括：具有m（m = 1,2，...）数据输入和n（n = 1,2，...）数据输出的功能电路，用于处理至少一个m- 二维二进制数据输入（x1，...，xm）以形成n维数据输出（y1，...，yn），其中功能电路包括至少一个组合电路部分，至少两个具有字的寄存器 长度k（k = 1,2，...，k＆nlE; n），其被耦合到功能电路的n个数据输出中的至少一些，以便存储输出值（y = y 1，...，y k; y'= y'1，...，y'k），其相对于彼此复制或者相对于彼此逐位反转而复制，所述输出值从n维数据导出 输出（y1，...，yn），具有输入字长度2k和输出字长k的至少一个校正器，其被耦合到至少两个寄存器的数据输出，并提供k维 正态校正数据输出（y [k]（korr）= y1（korr），。 。 。 ，yk（korr））和用于检测上述电路元件至少一个电路元件的工作期间的误差的误差检测电路：功能电路，至少两个寄存器和校正器。

公开(公告)号：US20100070811A1

公开(公告)日：2010-03-18

申请号：US12304729

申请日：2007-05-18

申请人： Michael Goessel ,  Egor Sogomonyan ,  Daniel Marienfeld

发明人： Michael Goessel ,  Egor Sogomonyan ,  Daniel Marienfeld

IPC分类号： G06F11/07 ,  H03M13/00 ,  G06F11/10

CPC分类号： G06F11/10

摘要： The invention relates to a circuit arrangement, comprising: a functional circuit with m (m=1, 2, . . . ) data inputs and n (n=1, 2, . . . ) data outputs for processing at least one m-dimensional binary data input (x1, . . . , xm) to form an n-dimensional data output (y1, . . . , yn), wherein the functional circuit comprises at least one combinatorial circuit part, at least two registers with a word length k (k=1, 2, . . . ; k≦n) which are coupled to at least some of the n data outputs of the functional circuit in order to store output values (y=y1, . . . , yk; y′=y′1, . . . , y′k) which are duplicated with respect to one another or are duplicated with bit-by-bit inversion with respect to one another, said output values being derived from the n-dimensional data output (y1, . . . , yn) of the functional circuit, at least one corrector with an input word length 2k and an output word length k, which is coupled to data outputs of the at least two registers and supplies a k-dimensional corrected data output (y[k](korr)=y1(korr), . . . , yk(korr)), and an error detection circuit for detecting errors during operation of at least one of the aforementioned circuit elements: the functional circuit, the at least two registers and the corrector.

摘要翻译： 本发明涉及一种电路装置，包括：具有m（m = 1,2，...）数据输入和n（n = 1,2，...）数据输出的功能电路，用于处理至少一个m- 二维二进制数据输入（x1，...，xm）以形成n维数据输出（y1，...，yn），其中功能电路包括至少一个组合电路部分，至少两个具有字的寄存器 长度k（k = 1,2，...，k＆nlE; n），其被耦合到功能电路的n个数据输出中的至少一些，以便存储输出值（y = y 1，...，y k; y'= y'1，...，y'k），其相对于彼此复制或者相对于彼此逐位反转而复制，所述输出值从n维数据导出 输出（y1，...，yn），具有输入字长度2k和输出字长k的至少一个校正器，其被耦合到至少两个寄存器的数据输出，并提供k维 正态校正数据输出（y [k]（korr）= y1（korr），。 。 。 ，yk（korr））和用于检测上述电路元件至少一个电路元件的工作期间的误差的误差检测电路：功能电路，至少两个寄存器和校正器。

公开(公告)号：US07818656B2

公开(公告)日：2010-10-19

申请号：US11909148

申请日：2006-01-26

申请人： Egor Sogomonyan ,  Michael Gössel

发明人： Egor Sogomonyan ,  Michael Gössel

IPC分类号： G06K11/00

CPC分类号： G06F7/02

摘要： The invention relates to a circuit for comparing two n-digit binary data words x[1](t), . . . , x[n](t) and x′[1](t), . . . , x′[n](t), which in the error-free case are either identical or inverted bit-by-bit with respect to each other, with a series connection of a combinatorial circuit for implementing a first combinatorial function, a controllable register and a combinatorial circuit for implementing another combinatorial function.

摘要翻译： 本发明涉及一种用于比较两个n位二进制数据字x [1]（t）的电路。 。 。 ，x [n]（t）和x'[1]（t），。 。 。 x'[n]（t），其在无错误情况下相互相同或相反地逐位倒置，具有用于实现第一组合功能的组合电路的串联连接，可控制的 寄存器和用于实现另一组合功能的组合电路。

公开(公告)号：US20090289663A1

公开(公告)日：2009-11-26

申请号：US11909148

申请日：2006-01-26

申请人： Egor Sogomonyan ,  Michael Gössel

发明人： Egor Sogomonyan ,  Michael Gössel

IPC分类号： H03K19/20 ,  H03K19/00

CPC分类号： G06F7/02

摘要： The invention relates to a circuit for comparing two n-digit binary data words x[1](t), . . . , x[n](t) and x′[1](t), . . . , x′[n](t), which in the error-free case are either identical or inverted bit-by-bit with respect to each other, with a series connection of a combinatorial circuit for implementing a first combinatorial function, a controllable register and a combinatorial circuit for implementing another combinatorial function.

摘要翻译： 本发明涉及一种用于比较两个n位二进制数据字x [1]（t）的电路。 。 。 ，x [n]（t）和x'[1]（t），。 。 。 x'[n]（t），其在无错误情况下相互相同或相反地逐位倒置，具有用于实现第一组合功能的组合电路的串联连接，可控制的 寄存器和用于实现另一组合功能的组合电路。

公开(公告)号：US08136009B2

公开(公告)日：2012-03-13

申请号：US12188746

申请日：2008-08-08

申请人： Michael Goessel ,  Egor Sogomonyan

发明人： Michael Goessel ,  Egor Sogomonyan

IPC分类号： G06F11/00

CPC分类号： H03M13/00

摘要： A circuit arrangement is formed as follows. A combinational circuit has n binary inputs E1, . . . , En for inputting n (n≧2) information bits x1, . . . , xn and m binary outputs for outputting m (m≧1) check bits c1, . . . , cm. The combinational circuit is configured for realizing a Boolean function ci=fi(xi1, . . . , xini) for i=1, . . . , m at the i-th output for determining a check bit ci, wherein the set {xi1, . . . , xini} at the ni information bits that determine the check bit ci is a subset of all n information bits {x1, . . . , xn}. The combinational circuit is furthermore configured for realizing a first Boolean function f1(x11, . . . , x1n1) of the form c1=f1(x11, . . . , x1n1)=f11(x11, x12) XOR f12(x13, x14) XOR . . . XOR f1k1(x1(n1−1), x1n1) at a first output for outputting a first check bit c1, wherein n1 is an even number where n1≧2 and 2 k1=n1 and the Boolean functions f11(x11, x12), . . . , f1k1(x1(n1−1), x1n1) are in each case nonlinear Boolean functions of two variables which can be realized by logic gates having two inputs and one output, wherein the logic gates each have a controlling value c11, . . . , c1k1.

摘要翻译： 电路装置如下形成。 组合电路具有n个二进制输入E1。 。 。 ，En用于输入n（n≥2）个信息位x1。 。 。 ，xn和m个二进制输出，用于输出m（m≥1）个校验位c1，。 。 。 ， 厘米。 组合电路被配置为实现i = 1的布尔函数ci = fi（xi1，...，xini）。 。 。 ，m在第i个输出端用于确定校验位ci，其中集合{xi1，...， 。 。 ，xini}在确定校验位ci的ni信息位是所有n个信息位{x1，...的子集。 。 。 ，xn}。 组合电路还被配置为实现形式为c1 = f1（x11，...，x1n1）= f11（x11，x12）XOR f12（x13，x14）的第一布尔函数f1（x11，...，x1n1） ）异或。 。 。 用于输出第一校验位c1的第一输出处的XOR f1k1（x1（n1-1），x1n1），其中n1是其中n1≥2和2k1 = n1的偶数，以及布尔函数f11（x11，x12） 。 。 。 在每种情况下，f1k1（x1（n1-1），x1n1））可以由具有两个输入和一个输出的逻辑门实现的两个变量的非线性布尔函数，其中逻辑门各自具有控制值c11。 。 。 ，c1k1。

公开(公告)号：US20090049369A1

公开(公告)日：2009-02-19

申请号：US12188746

申请日：2008-08-08

申请人： Michael Goessel ,  Egor Sogomonyan

发明人： Michael Goessel ,  Egor Sogomonyan

IPC分类号： H03M13/09 ,  G06F11/10

CPC分类号： H03M13/00

摘要： A circuit arrangement is formed as follows. A combinational circuit has n binary inputs E1, . . . , En for inputting n (n≧2) information bits x1, . . . , xn and m binary outputs for outputting m (m≧1) check bits c1, . . . , cm. The combinational circuit is configured for realizing a Boolean function ci=fi(xi1, . . . , xini) for i=1, . . . , m at the i-th output for determining a check bit ci, wherein the set {xi1, . . . , xini} at the ni information bits that determine the check bit ci is a subset of all n information bits {x1, . . . , xn}. The combinational circuit is furthermore configured for realizing a first Boolean function f1(x11, . . . , x1n1) of the form c1=f1(x11, . . . , x1n1)=f11(x11, x12) XOR f12(x13, x14) XOR . . . XOR f1k1(x1(n1−1), x1n1) at a first output for outputting a first check bit c1, wherein n1 is an even number where n1≧2 and 2 k1=n1 and the Boolean functions f11(x11, x12), . . . , f1k1(x1(n1−1), x1n1) are in each case nonlinear Boolean functions of two variables which can be realized by logic gates having two inputs and one output, wherein the logic gates each have a controlling value c11, . . . , c1k1.

摘要翻译： 电路装置如下形成。 组合电路具有n个二进制输入E1。 。 。 ，En用于输入n（n> = 2）个信息位x1。 。 。 ，xn和m个二进制输出，用于输出m（m> = 1）校验位c1，。 。 。 ， 厘米。 组合电路被配置为实现i = 1的布尔函数ci = fi（xi1，...，xini）。 。 。 ，m在第i个输出端用于确定校验位ci，其中集合{xi1，...， 。 。 ，xini}在确定校验位ci的ni信息位是所有n个信息位{x1，...的子集。 。 。 ，xn}。 组合电路还被配置为实现形式为c1 = f1（x11，...，x1n1）= f11（x11，x12）XOR f12（x13，x14）的第一布尔函数f1（x11，...，x1n1） ）异或。 。 。 用于输出第一校验位c1的第一输出处的XOR f1k1（x1（n1-1），x1n1），其中n1是其中n1> = 2和2k1 = n1的偶数，并且布尔函数f11（x11，x12） ，。 。 。 在每种情况下，f1k1（x1（n1-1），x1n1））可以由具有两个输入和一个输出的逻辑门实现的两个变量的非线性布尔函数，其中逻辑门各自具有控制值c11。 。 。 ，c1k1。