公开(公告)号：US08219864B2

公开(公告)日：2012-07-10

申请号：US12304729

申请日：2007-05-18

申请人： Michael Gössel ,  Egor Sogomonyan ,  Daniel Marienfeld

发明人： Michael Gössel ,  Egor Sogomonyan ,  Daniel Marienfeld

IPC分类号： G06F11/10

CPC分类号： G06F11/10

摘要： The invention relates to a circuit arrangement, comprising: a functional circuit with m (m=1, 2, . . . ) data inputs and n (n=1, 2, . . . ) data outputs for processing at least one m-dimensional binary data input (x1, . . . , xm) to form an n-dimensional data output (y1, . . . , yn), wherein the functional circuit comprises at least one combinatorial circuit part, at least two registers with a word length k (k=1, 2, . . . ; k≦n) which are coupled to at least some of the n data outputs of the functional circuit in order to store output values (y=y1, . . . , yk; y′=y′1, . . . , y′k) which are duplicated with respect to one another or are duplicated with bit-by-bit inversion with respect to one another, said output values being derived from the n-dimensional data output (y1, . . . , yn) of the functional circuit, at least one corrector with an input word length 2k and an output word length k, which is coupled to data outputs of the at least two registers and supplies a k-dimensional corrected data output (y[k](korr)=y1(korr), . . . , yk(korr)), and an error detection circuit for detecting errors during operation of at least one of the aforementioned circuit elements: the functional circuit, the at least two registers and the corrector.

摘要翻译： 本发明涉及一种电路装置，包括：具有m（m = 1,2，...）数据输入和n（n = 1,2，...）数据输出的功能电路，用于处理至少一个m- 二维二进制数据输入（x1，...，xm）以形成n维数据输出（y1，...，yn），其中功能电路包括至少一个组合电路部分，至少两个具有字的寄存器 长度k（k = 1,2，...，k＆nlE; n），其被耦合到功能电路的n个数据输出中的至少一些，以便存储输出值（y = y 1，...，y k; y'= y'1，...，y'k），其相对于彼此复制或者相对于彼此逐位反转而复制，所述输出值从n维数据导出 输出（y1，...，yn），具有输入字长度2k和输出字长k的至少一个校正器，其被耦合到至少两个寄存器的数据输出，并提供k维 正态校正数据输出（y [k]（korr）= y1（korr），。 。 。 ，yk（korr））和用于检测上述电路元件至少一个电路元件的工作期间的误差的误差检测电路：功能电路，至少两个寄存器和校正器。

公开(公告)号：US07818656B2

公开(公告)日：2010-10-19

申请号：US11909148

申请日：2006-01-26

申请人： Egor Sogomonyan ,  Michael Gössel

发明人： Egor Sogomonyan ,  Michael Gössel

IPC分类号： G06K11/00

CPC分类号： G06F7/02

摘要： The invention relates to a circuit for comparing two n-digit binary data words x[1](t), . . . , x[n](t) and x′[1](t), . . . , x′[n](t), which in the error-free case are either identical or inverted bit-by-bit with respect to each other, with a series connection of a combinatorial circuit for implementing a first combinatorial function, a controllable register and a combinatorial circuit for implementing another combinatorial function.

摘要翻译： 本发明涉及一种用于比较两个n位二进制数据字x [1]（t）的电路。 。 。 ，x [n]（t）和x'[1]（t），。 。 。 x'[n]（t），其在无错误情况下相互相同或相反地逐位倒置，具有用于实现第一组合功能的组合电路的串联连接，可控制的 寄存器和用于实现另一组合功能的组合电路。

公开(公告)号：US20090289663A1

公开(公告)日：2009-11-26

申请号：US11909148

申请日：2006-01-26

申请人： Egor Sogomonyan ,  Michael Gössel

发明人： Egor Sogomonyan ,  Michael Gössel

IPC分类号： H03K19/20 ,  H03K19/00

CPC分类号： G06F7/02

摘要： The invention relates to a circuit for comparing two n-digit binary data words x[1](t), . . . , x[n](t) and x′[1](t), . . . , x′[n](t), which in the error-free case are either identical or inverted bit-by-bit with respect to each other, with a series connection of a combinatorial circuit for implementing a first combinatorial function, a controllable register and a combinatorial circuit for implementing another combinatorial function.

摘要翻译： 本发明涉及一种用于比较两个n位二进制数据字x [1]（t）的电路。 。 。 ，x [n]（t）和x'[1]（t），。 。 。 x'[n]（t），其在无错误情况下相互相同或相反地逐位倒置，具有用于实现第一组合功能的组合电路的串联连接，可控制的 寄存器和用于实现另一组合功能的组合电路。

公开(公告)号：US20120240014A1

公开(公告)日：2012-09-20

申请号：US13047090

申请日：2011-03-14

申请人： Georg Georgakos ,  Michael Gössel ,  Anton Huber

发明人： Georg Georgakos ,  Michael Gössel ,  Anton Huber

IPC分类号： H03M13/09 ,  G06F11/10

CPC分类号： G11C11/419 ,  G06F11/1032 ,  G11C2029/0411

摘要： One embodiment of the present invention relates to an error tolerant memory circuit having a low hardware overhead that can tolerate both single volatile soft errors and permanent errors. In one embodiment, the method and apparatus comprise a memory circuit having a plurality of memory element pairs, respectively having two memory storage elements configured to store a data unit. One or more parity generation circuits are configured to calculate a first parity bit from data written to the plurality of memory element pairs (e.g., the two memory storage elements) and a second parity bit from data read from one of the two memory storage elements in the plurality of memory element pairs. Based upon the calculated first and second parity bits, the memory circuit chooses to selectively output data from memory storage elements not known to contain an error.

摘要翻译： 本发明的一个实施例涉及具有低硬件开销的容错存储器电路，其可容忍单个易失性软错误和永久错误。 在一个实施例中，该方法和装置包括具有多个存储元件对的存储器电路，其分别具有被配置为存储数据单元的两个存储器存储元件。 一个或多个奇偶校验生成电路被配置为从从两个存储器元件对（例如，两个存储器元件）中写入的数据中计算第一奇偶校验位，并且从位于 多个存储元件对。 基于所计算的第一和第二奇偶校验位，存储器电路选择选择性地从不知道包含错误的存储器存储元件输出数据。