公开(公告)号：US5483660A

公开(公告)日：1996-01-09

申请号：US158584

申请日：1993-11-29

申请人： Oded Yishay ,  Joseph Jelemensky ,  Ann E. Harwood ,  Javier Saldana

发明人： Oded Yishay ,  Joseph Jelemensky ,  Ann E. Harwood ,  Javier Saldana

IPC分类号： G06F13/42 ,  G06F13/38

CPC分类号： G06F13/4217

摘要： Method and apparatus for performing multiplexed and non-multiplexed bus cycles in a data processing system (10). The present invention allows a data processing system (10) to switch from multiplexed bus cycles to non-multiplexed bus cycles, and vice-versa, without requiring the data processing system (10) to be reset. In one embodiment of the present invention, a single user programmable control bit (90) is used to select whether an external bus cycle will be multiplexed or non-multiplexed. In more complex embodiments of the present invention, the ability to switch between multiplexed external bus cycles and non-multiplexed external bus cycles may be achieved by way of a plurality of user programmable register fields (96, 100, 102, and 104) located in registers 44. The plurality of user programmable register fields (96, 100, 102, and 104) may be associated with one or more chip select signals.

摘要翻译： 一种用于在数据处理系统（10）中执行多路复用和非多路复用总线周期的方法和装置。 本发明允许数据处理系统（10）从多路复用总线周期切换到非多路复用总线周期，反之亦然，而不需要复位数据处理系统（10）。 在本发明的一个实施例中，单个用户可编程控制位（90）用于选择外部总线周期是复用还是非复用。 在本发明的更复杂的实施例中，可以通过多个用户可编程寄存器字段（96,100,102和104）来实现在多路复用的外部总线周期和非多路复用的外部总线周期之间切换的能力 多个用户可编程寄存器字段（96,100,102和104）可以与一个或多个芯片选择信号相关联。

公开(公告)号：US5664168A

公开(公告)日：1997-09-02

申请号：US600144

申请日：1996-02-12

申请人： Oded Yishay ,  Ann E. Harwood ,  Chinh H. Le

发明人： Oded Yishay ,  Ann E. Harwood ,  Chinh H. Le

IPC分类号： G06F13/376 ,  G06F13/42 ,  G06F13/10

CPC分类号： G06F13/4217 ,  G06F13/376

摘要： Method and apparatus in a data processing system (10) for selectively inserting bus cycle idle time. The present invention allows a data processing system (10) to selectively insert a predetermined number of idle clocks at the end of a bus cycle. In one embodiment of the present invention, there is a base register (48) and an option register (46) corresponding to each one of the chip select terminals (73). In one embodiment of the present invention, each option register (46) includes a user programmable idle control bit (110). If a first chip select is used to select a peripheral device during a bus cycle to that same peripheral device, the idle control bit (110) which corresponds to the first chip select determines whether or not one or more idle clocks will be inserted after that bus cycle.

摘要翻译： 用于选择性地插入总线周期空闲时间的数据处理系统（10）中的方法和装置。 本发明允许数据处理系统（10）在总线周期结束时选择性地插入预定数量的空闲时钟。 在本发明的一个实施例中，存在与芯片选择端子（73）中的每一个相对应的基址寄存器（48）和选项寄存器（46）。 在本发明的一个实施例中，每个选项寄存器（46）包括用户可编程的空闲控制位（110）。 如果第一芯片选择用于在到同一外围设备的总线周期期间选择外围设备，则与第一芯片选择相对应的空闲控制位（110）确定在此之后是否插入一个或多个空闲时钟 公交车周期。

公开(公告)号：US5339279A

公开(公告)日：1994-08-16

申请号：US57924

申请日：1993-05-07

申请人： Thomas R. Toms ,  Ann E. Harwood ,  Yoshiko K. Inoue ,  Clinton C. K. Kuo

发明人： Thomas R. Toms ,  Ann E. Harwood ,  Yoshiko K. Inoue ,  Clinton C. K. Kuo

IPC分类号： G11C16/16 ,  G11C16/30 ,  G11C11/34 ,  G11C7/00 ,  G11C8/00

CPC分类号： G11C16/16 ,  G11C16/30

摘要： A block erasable flash EEPROM (22) having a single array (68) which can be partitioned into one or more blocks (50-57). The same column decode/block select circuitry (66) is used to provide both column select signals (71) and block select signals (73). The number of blocks (50-57) and the size of each block (50-57) can be determined by the manufacturer during the manufacturing process. Each block (50-57) has a corresponding charge pump (80-87). Each charge pump (80-87) is capable of erasing a single block within the array (68). Each charge pump (80-87) has a variable capacitor (90-97). Each of the variable capacitors (90-97) can be sized according to the size of its corresponding block (50-57).

摘要翻译： 具有可以被划分成一个或多个块（50-57）的单个阵列（68）的块可擦除快闪EEPROM（22）。 相同的列解码/块选择电路（66）用于提供列选择信号（71）和块选择信号（73）。 块（50-57）的数量和每个块的大小（50-57）可以由制造商在制造过程中确定。 每个块（50-57）都有相应的电荷泵（80-87）。 每个电荷泵（80-87）能够擦除阵列（68）内的单个块。 每个电荷泵（80-87）具有可变电容器（90-97）。 每个可变电容器（90-97）可以根据其相应块的尺寸（50-57）来定尺寸。