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1.发明授权Reducing the uncorrectable error rate in a lockstepped dual-modular redundancy system 失效在锁定的双模块冗余系统中减少不可纠正的错误率公开(公告)号：US07747932B2
公开(公告)日：2010-06-29
申请号：US11173835
申请日：2005-06-30
IPC分类号： H03M13/00
CPC分类号： G06F11/165 , G06F11/1641 , G06F11/1658 , G06F11/1683
摘要： Embodiments of apparatuses and methods for reducing the uncorrectable error rate in a lockstepped dual-modular redundancy system are disclosed. In one embodiment, an apparatus includes two processor cores, a micro-checker, a global checker, and fault logic. The micro-checker is to detect whether a value from a structure in one core matches a value from the corresponding structure in the other core. The global checker is to detect lockstep failures between the two cores. The fault logic is to cause the two cores to be resynchronized if there is a lockstep error but the micro-checker has detected a mismatch.
摘要翻译： 公开了用于降低锁定双模块冗余系统中的不可校正错误率的装置和方法的实施例。 在一个实施例中，装置包括两个处理器核，微检查器，全局检验器和故障逻辑。 微检查器是检测来自一个核心中的结构的值是否与另一个核心中的相应结构的值匹配。 全局检查器是检测两个内核之间的锁步失败。 如果存在锁步错误但微检查器检测到不匹配，则故障逻辑是使两个内核重新同步。
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公开(公告)号：US20100169693A1
公开(公告)日：2010-07-01
申请号：US12347961
申请日：2008-12-31
CPC分类号： G06F15/16 , G06F11/1407 , G06F11/1641 , G06F11/1658 , G06F11/1683 , G06F11/1691
摘要： Embodiments of an invention for synchronizing redundant processors using state history are disclosed. In one embodiment, an apparatus includes two processors, state storage for each processor, and control logic. Each processor is to execute the same instructions. The state storage is to store compressed processor state information for each instruction executed by the processors. The control logic is to synchronize the two processors based on entries from the state storage.
摘要翻译： 公开了使用状态历史同步冗余处理器的发明的实施例。 在一个实施例中，装置包括两个处理器，每个处理器的状态存储器和控制逻辑。 每个处理器都要执行相同的指令。 状态存储器是存储由处理器执行的每个指令的压缩处理器状态信息。 控制逻辑是基于来自状态存储器的条目来同步两个处理器。
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公开(公告)号：US08171328B2
公开(公告)日：2012-05-01
申请号：US12347961
申请日：2008-12-31
IPC分类号： G06F15/16
CPC分类号： G06F15/16 , G06F11/1407 , G06F11/1641 , G06F11/1658 , G06F11/1683 , G06F11/1691
摘要： Embodiments of an invention for synchronizing redundant processors using state history are disclosed. In one embodiment, an apparatus includes two processors, state storage for each processor, and control logic. Each processor is to execute the same instructions. The state storage is to store compressed processor state information for each instruction executed by the processors. The control logic is to synchronize the two processors based on entries from the state storage.
摘要翻译： 公开了使用状态历史同步冗余处理器的发明的实施例。 在一个实施例中，装置包括两个处理器，每个处理器的状态存储器和控制逻辑。 每个处理器都要执行相同的指令。 状态存储器是存储由处理器执行的每个指令的压缩处理器状态信息。 控制逻辑是基于来自状态存储器的条目来同步两个处理器。
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4.发明授权Method and apparatus for lockstep processing on a fixed-latency interconnect 有权在固定延迟互连上进行锁步处理的方法和装置公开(公告)号：US07747897B2
公开(公告)日：2010-06-29
申请号：US11282213
申请日：2005-11-18
CPC分类号： G06F11/1683 , G06F11/1637
摘要： Methods of operating two or more devices in lockstep by generating requests at each device, comparing the requests, and forwarding matching requests to a servicing node are described and claimed. A redundant execution system using the methods is also described and claimed.
摘要翻译： 描述并要求保护在每个设备上生成请求，比较请求以及将匹配请求转发到服务节点的锁步骤中的两个或多个设备的操作方法。 还描述并声明了使用该方法的冗余执行系统。
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公开(公告)号：US07606980B2
公开(公告)日：2009-10-20
申请号：US11363963
申请日：2006-02-27
IPC分类号： G06F11/08
CPC分类号： G06F12/0804 , G06F11/1064
摘要： A technique for demand-based error correction. More particularly, at least one embodiment of the invention relates to a technique to reduce storage overhead of cache memories containing error correction codes (ECC) while maintaining substantially the same performance of the cache.
摘要翻译： 一种基于需求的纠错技术。 更具体地，本发明的至少一个实施例涉及一种减少包含纠错码（ECC）的高速缓冲存储器的存储开销的技术，同时保持高速缓存的基本相同的性能。
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