公开(公告)号：US09785231B1

公开(公告)日：2017-10-10

申请号：US14038597

申请日：2013-09-26

申请人： Kenneth A. Zimmerman ,  Carlo L. Tiana ,  Sarah Barber

发明人： Kenneth A. Zimmerman ,  Carlo L. Tiana ,  Sarah Barber

IPC分类号： G09G5/377 ,  G02B27/01 ,  G06F3/01 ,  G02B27/00 ,  G06F3/0346 ,  G06F11/16

CPC分类号： G06F3/012 ,  G02B27/0093 ,  G02B27/01 ,  G02B27/017 ,  G02B2027/0187 ,  G02B2027/0198 ,  G06F3/0346 ,  G06F11/1637

摘要： A head worn display system (e.g., helmet mounted (HMD) display system, and an eye wear mounted display system,) can include a combiner, a head position sensor and a computer. The computer provides symbology in response to first sensor input values associated with the head position. The symbology can be conformal with a real world scene. A monitoring system includes a redundant head position sensor for providing second sensor input values associated with head position. The computer monitors for positional accuracy of the symbology by comparing symbology calculated using the first and second input sensor values or by using an inverse function to compare sensor values.

公开(公告)号：US20160034368A1

公开(公告)日：2016-02-04

申请号：US14801825

申请日：2015-07-17

申请人： Renesas Electronics Corporation

发明人： Osamu Nishii ,  Kiwamu Takada

IPC分类号： G06F11/20

CPC分类号： G06F11/1637 ,  G06F11/1004 ,  G06F11/1405 ,  G06F11/1645 ,  G06F11/165 ,  G06F11/1695

摘要： Conventional semiconductor devices are problematic in that an operation cannot be continued in the event of a failure of one of CPU cores performing a lock step operation and, as a result, reliability cannot be improved. The semiconductor device according to the present invention includes a computing unit including a first CPU core and a second CPU core that perform a lock step operation, wherein the first CPU core 11 and the second CPU core 12 respectively diagnose failures of internal logic circuits, and a sequence control circuit switches the CPU core that outputs data to a shared resource, in the computing unit based on the diagnose result.

摘要翻译： 常规的半导体器件的问题在于，在执行锁定步骤操作的CPU核心之一的故障的情况下不能继续操作，结果不能提高可靠性。 根据本发明的半导体器件包括：计算单元，包括执行锁定步骤操作的第一CPU核心和第二CPU核心，其中第一CPU核心11和第二CPU核心12分别诊断内部逻辑电路的故障，以及 基于诊断结果，顺序控制电路将计算单元中输出数据的CPU核心切换到共享资源。

公开(公告)号：US20150205698A1

公开(公告)日：2015-07-23

申请号：US14601289

申请日：2015-01-21

申请人： BERNECKER + RAINER INDUSTRIE-ELEKTRONIK GES.M.B.H

发明人： Franz KAUFLEITNER ,  Alois HOLZLEITNER

IPC分类号： G06F11/36

CPC分类号： G06F11/3612 ,  G06F11/00 ,  G06F11/1487 ,  G06F11/1637

摘要： In order to provide simple, fast, and reliable verification of the functioning and processing of an automation task in the form of software in a multi-channel safety-oriented automation component (1), the software (SW1) is run in one channel (K1) of the automation component (1) in an active unit (P1) of the hardware of the channel (K1), and first diversity software (SW3) redundant relative to the software (SW1) is run in a verification unit (V1) in this channel (K1), wherein in a processing step (Z1) input data (Ez) associated with the software (SW1) and first output data (Az) computed by the software (SW1) in this processing step (Z1) are temporarily stored in a memory unit (M1), and the diversity software (SW3) in the verification unit (V1) computes second output data (Az′) based on the stored input data (Ez) independently of the processing of the software (SW1) in the active unit (P1), and the second output data (Az′) computed by the diversity software (SW3) is compared with the stored first output data (Az) of the software (SW1) in order to verify the processing.

摘要翻译： 为了在多通道安全性自动化组件（1）中以软件的形式提供对自动化任务的功能和处理的简单，快速和可靠的验证，软件（SW1）在一个通道（ K1的硬件的有源单元（P1）中的自动化组件（1）的K1（K1）和相对于软件（SW1）冗余的第一分集软件（SW3）在验证单元（V1）中运行， 在该通道（K1）中，其中在处理步骤（Z1）中，与该软件（SW1）相关联的输入数据（Ez）和在该处理步骤（Z1）中由软件（SW1）计算的第一输出数据（Az） 存储在存储单元（M1）中，并且验证单元（V1）中的分集软件（SW3）独立于软件（SW1）的处理，基于存储的输入数据（Ez）计算第二输出数据（Az'）， 在有源单元（P1）中，并且由分集软件（SW3）计算的第二输出数据（Az'）与 存储软件（SW1）的第一输出数据（Az），以验证处理。

公开(公告)号：US08645643B2

公开(公告)日：2014-02-04

申请号：US12595362

申请日：2007-04-18

申请人： Oleksandr Sakada ,  Vladimir Litovtchenko

发明人： Oleksandr Sakada ,  Vladimir Litovtchenko

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F11/3612 ,  G06F11/1479 ,  G06F11/1487 ,  G06F11/1497 ,  G06F11/1637 ,  G06F11/1641

摘要： A data processing control unit for controlling two or more data processing operations SMI1,SMI2. The data processing control unit may include a control memory in control data may be stored which represents information about access to a main memory by the two or more data processing operations. A control data controller may be connected to the control memory. The control data controller may include a control data controller input or receiving an access request from one or more of the data processing operations. The control data controller may modify the data in the control memory upon receiving the access request. A process controller may be connected to the control memory. The process controller may control at least a part of the data processing operations SMI1.SMI2 based on a comparison of data in the control memory with a criterion. The process controller may include a process controller input for receiving the access request; and a process controller output for outputting a process control signal based on the comparison.

摘要翻译： 一种用于控制两个或多个数据处理操作SMI1，SMI2的数据处理控制单元。 数据处理控制单元可以包括可以存储控制数据中的控制存储器，其通过两个或多个数据处理操作来表示关于对主存储器的访问的信息。 控制数据控制器可以连接到控制存储器。 控制数据控制器可以包括控制数据控制器，从一个或多个数据处理操作输入或接收访问请求。 控制数据控制器可以在接收到访问请求时修改控制存储器中的数据。 过程控制器可以连接到控制存储器。 过程控制器可以基于控制存储器中的数据与标准的比较来控制数据处理操作SMI1.SMI2的至少一部分。 过程控制器可以包括用于接收访问请求的过程控制器输入; 以及用于基于该比较输出处理控制信号的过程控制器输出。

公开(公告)号：US08499193B2

公开(公告)日：2013-07-30

申请号：US12847687

申请日：2010-07-30

申请人： Nicholas Wilt ,  Scott Gray

发明人： Nicholas Wilt ,  Scott Gray

IPC分类号： G06F11/00

CPC分类号： G06F11/1645 ,  G06F11/1637

摘要： A self-checking network is provided, comprising a first command processor configured to execute a performance function and a second command processor configured to execute the performance function, coupled to the first command processor. The self-checking network also comprises a first monitor processor configured to execute a monitor function that is coupled to the first command processor and a second monitor processor configured to execute the monitor function that is coupled to the second command processor. The first and second command processors compare outputs, the first and second monitor processors compare outputs, and the first monitor processor determines whether an output of the first command processor exceeds a first selected limit.

摘要翻译： 提供了一种自检网络，包括被配置为执行演奏功能的第一命令处理器和被配置为执行与第一命令处理器耦合的演奏功能的第二命令处理器。 自检网络还包括被配置为执行耦合到第一命令处理器的监视功能的第一监视器处理器和被配置为执行耦合到第二命令处理器的监视功能的第二监视器处理器。 第一和第二命令处理器比较输出，第一和第二监视器处理器比较输出，并且第一监视器处理器确定第一命令处理器的输出是否超过第一选择的限制。

公开(公告)号：US08301867B1

公开(公告)日：2012-10-30

申请号：US12538672

申请日：2009-08-10

申请人： Daniel E. Mazuk ,  Clifford R. Klein ,  Daniel J. Goiffon ,  Neal J. Bohnenkamp ,  Charles F. Steffen ,  David A. Miller ,  Robert H. Pulju

发明人： Daniel E. Mazuk ,  Clifford R. Klein ,  Daniel J. Goiffon ,  Neal J. Bohnenkamp ,  Charles F. Steffen ,  David A. Miller ,  Robert H. Pulju

IPC分类号： G06F15/16

CPC分类号： G06F11/1625 ,  G06F11/1637 ,  G06F11/1675 ,  G06F11/2005 ,  G06F11/2007

摘要： A multi-core processor system including a main processor, an internal EPON bus, and a plurality of secondary core processors. The main processor includes a processing unit; an offload engine operatively connected to the processing unit for routing data to and from the processing unit; a plurality of main processor optical network units (ONU's) operatively connected to the offload engine; and, a dual optical line terminal (OLT) operatively connected to the offload engine. The internal EPON bus is operatively connected to the OLT. The plurality of secondary core processors are located physically separate from the main processor, each secondary core processor having a respective secondary core processor ONU being operatively connected to the main processor via the internal EPON bus. A number of the multi-core processor systems can be used to form an integrated modular avionics (IMA) system when operatively connected to remote data concentration components via an external EPON bus connected to the dual OLTs of the multi-core processor systems.

摘要翻译： 一种包括主处理器，内部EPON总线和多个次级核心处理器的多核处理器系统。 主处理器包括处理单元; 可操作地连接到处理单元的卸载引擎，用于将数据传送到处理单元和从处理单元路由数据; 可操作地连接到卸载发动机的多个主处理器光网络单元（ONU）; 以及可操作地连接到卸载发动机的双光线路终端（OLT）。 内部EPON总线可操作地连接到OLT。 多个次级核心处理器物理上与主处理器分开，每个次级核心处理器具有通过内部EPON总线可操作地连接到主处理器的相应次级核心处理器ONU。 当通过连接到多核处理器系统的双OLT的外部EPON总线可操作地连接到远程数据集中组件时，许多多核处理器系统可用于形成集成模块化航空电子（IMA）系统。

公开(公告)号：US08205097B2

公开(公告)日：2012-06-19

申请号：US12666910

申请日：2008-05-09

申请人： Ralf Malzahn ,  Li Tao

发明人： Ralf Malzahn ,  Li Tao

IPC分类号： G06F11/30 ,  G06F12/14 ,  G06F15/76 ,  G06F3/00 ,  G06F7/00 ,  G06F15/00

CPC分类号： G06F11/1637 ,  G06F11/1497 ,  G06F21/552

摘要： A Microprocessor (1) in a security-sensitive computing system for processing an operand according to an instruction is for improving its security provided with a modulo-based check hardware (2) to perform operations in parallel to the microprocessor (1) and for comparing both results regarding congruence.

摘要翻译： 用于根据指令处理操作数的安全敏感计算系统中的微处理器（1）用于提高其基于模的检查硬件（2）的安全性，以执行与微处理器（1）并行的操作，并且用于比较 关于一致性的两个结果。

公开(公告)号：US20110246820A1

公开(公告)日：2011-10-06

申请号：US13059001

申请日：2010-03-18

申请人： Masaaki Murao

发明人： Masaaki Murao

IPC分类号： G06F11/16

CPC分类号： G06F11/1654 ,  G06F11/1637 ,  G06F11/277 ,  G06F11/30 ,  G06F11/3013

摘要： The present invention is related to a microcomputer mutual monitoring system in which mutual monitoring is performed between a first microcomputer 11 and a second microcomputer 12, characterized in that if a reset of the second microcomputer is performed due to an occurrence of an abnormal event in the second microcomputer, the monitoring of the first microcomputer is performed by an alternative monitoring function 142 incorporated in the first microcomputer instead of the monitoring of the first microcomputer by a monitoring function of the second microcomputer during the reset. With this arrangement, the microcomputer mutual monitoring system, which can prevent reduced marketability while maintaining reliability as a system, can be obtained.

摘要翻译： 本发明涉及一种在第一微型计算机11和第二微型计算机12之间进行相互监视的微型计算机相互监视系统，其特征在于，如果由于第二微计算机11发生异常事件而执行第二微型计算机的复位 第二微型计算机，通过在复位期间通过第二微型计算机的监视功能，通过结合在第一微型计算机中的替代监视功能142来执行第一微型计算机的监视，而不是监视第一微型计算机。 通过这种布置，可以获得能够在维持作为系统的可靠性的同时防止降低的可销售性的微机相互监视系统。

公开(公告)号：US20100318884A1

公开(公告)日：2010-12-16

申请号：US12485581

申请日：2009-06-16

申请人： Brett D. Oliver ,  Joseph Caltagirone ,  Christopher Brickner

发明人： Brett D. Oliver ,  Joseph Caltagirone ,  Christopher Brickner

IPC分类号： G06F11/00

CPC分类号： G06F11/1687 ,  G06F11/1637

摘要： An apparatus comprises first and second modules configured to operate in a lockstep mode and a reset mode. Each of the first and second modules is configured to asynchronously enter the reset mode when a parent reset signal is asserted at that module. Each of the first and second modules is configured to, in response to the asserted parent reset signal being negated at that module, indicate to the other module that that module is ready to exit reset mode and exit the reset mode when the other module has also indicated that the other module is ready to exit reset mode.

摘要翻译： 一种装置包括配置成在锁步模式和复位模式下操作的第一和第二模块。 当在该模块处断言一个父复位信号时，第一和第二模块中的每一个被配置为异步地进入复位模式。 第一和第二模块中的每一个被配置为响应于该模块处的被断言的母线复位信号被否定，向另一个模块指示该模块准备好退出复位模式并且当另一个模块也已经退出复位模式时退出复位模式 表示另一个模块准备退出复位模式。

公开(公告)号：US07676286B2

公开(公告)日：2010-03-09

申请号：US11303563

申请日：2005-12-16

申请人： Robert J. Disser ,  Paul M. Degoul ,  Steven L. Tracht

发明人： Robert J. Disser ,  Paul M. Degoul ,  Steven L. Tracht

IPC分类号： G05B15/00 ,  G06F7/00 ,  G06F11/00

CPC分类号： G06F11/1633 ,  B60T8/885 ,  B60T2270/413 ,  B60W50/02 ,  G06F11/0796 ,  G06F11/1637 ,  G06F11/1654 ,  G06F11/181 ,  G06F11/182 ,  G06F11/2007 ,  H04L12/40182 ,  H04L69/40 ,  H04L2012/40273

摘要： A system including a node, wherein the node includes two separate controllers, each of which is configured to output data to a bus, or receive data from a bus, or output data to and receive data from a bus. At least one controller is configured to monitor the output of the other controller and is configured such that if the at least one controller determines that the other controller is providing improper data or signals, at least part of the output data of the other controller is nullified, overridden or superseded by an output from the at least one controller.

摘要翻译： 一种包括节点的系统，其中所述节点包括两个单独的控制器，每个控制器被配置为将数据输出到总线，或从总线接收数据，或向总线输出数据并从总线接收数据。 至少一个控制器被配置为监视另一控制器的输出，并被配置为使得如果所述至少一个控制器确定另一个控制器提供不正确的数据或信号，则另一个控制器的输出数据的至少一部分被取消 被所述至少一个控制器的输出覆盖或替代。