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公开(公告)号：US20090251954A1
公开(公告)日：2009-10-08
申请号：US12417679
申请日：2009-04-03
申请人： Qi WANG , Kwang-Jin LEE , Woo-Yeong CHO , Taek-Sung KIM , Kwang-Ho KIM , Hyun-Ho CHOI
发明人： Qi WANG , Kwang-Jin LEE , Woo-Yeong CHO , Taek-Sung KIM , Kwang-Ho KIM , Hyun-Ho CHOI
IPC分类号： G11C11/00 , G11C8/00 , G11C11/416
摘要： Disclosed is a semiconductor memory device including a memory cell array having a plurality of variable resistance memory cells divided into first and second areas. An I/O circuit is configured to access the memory cell array under the control of control logic so as to access the first or second area in response to an external command. The I/O circuit accesses the first area using a memory cell unit and the second area using a page unit.
摘要翻译： 公开了一种半导体存储器件，包括具有分成第一和第二区域的多个可变电阻存储器单元的存储单元阵列。 I / O电路被配置为在控制逻辑的控制下访问存储单元阵列，以响应于外部命令访问第一或第二区域。 I / O电路使用存储单元单元访问第一区域，并且使用页面单元访问第二区域。
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公开(公告)号：US20100124105A1
公开(公告)日：2010-05-20
申请号：US12693005
申请日：2010-01-25
申请人： Qi WANG , Kwang-Jin LEE , Woo-Yeong CHO , Taek-Sung KIM , Kwang-Ho KIM , Hyun-Ho CHOI , Yong-Jun LEE , Hye-Jin KIM
发明人： Qi WANG , Kwang-Jin LEE , Woo-Yeong CHO , Taek-Sung KIM , Kwang-Ho KIM , Hyun-Ho CHOI , Yong-Jun LEE , Hye-Jin KIM
CPC分类号： G11C8/12 , G11C11/005 , G11C11/56 , G11C11/5678 , G11C13/0004 , G11C13/0023 , G11C13/0028 , G11C13/0069 , G11C16/0483 , G11C2013/0078 , G11C2213/71
摘要： Disclosed is a semiconductor memory device including a memory cell array having a plurality of variable resistance memory cells divided into first and second areas. An I/O circuit is configured to access the memory cell array under the control of control logic so as to access the first or second area in response to an external command. The I/O circuit accesses the first area using a memory cell unit and the second area using a page unit.
摘要翻译： 公开了一种半导体存储器件，包括具有分成第一和第二区域的多个可变电阻存储器单元的存储单元阵列。 I / O电路被配置为在控制逻辑的控制下访问存储单元阵列，以响应于外部命令访问第一或第二区域。 I / O电路使用存储单元单元访问第一区域，并且使用页面单元访问第二区域。
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