公开(公告)号：US20150261905A1

公开(公告)日：2015-09-17

申请号：US14576695

申请日：2014-12-19

Applicant: Samsung Electronics Co., Ltd.

Inventor： HunKook LEE ,  Hongsoo Kim ,  Juyeon Lee

IPC: G06F17/50 ,  H01L21/8234 ,  H01L29/06 ,  G03F1/00 ,  H01L27/088

CPC classification number: G06F17/5072 ,  G03F1/00 ,  G06F17/5081 ,  H01L21/823437 ,  H01L21/823456 ,  H01L27/0207 ,  H01L27/088 ,  H01L29/0653

Abstract: Methods of preparing layouts for semiconductor devices and semiconductor devices fabricated using the layouts are provided. Preparing the layouts for semiconductor devices may include disposing assistant patterns near a main gate pattern that is provided on a weak active pattern. The weak active pattern may be, for example, an outermost one of active patterns and may be one expected to have an increased width during a fabrication process.

Abstract translation: 提供了使用布局制造的半导体器件和半导体器件布局的方法。 准备半导体器件的布局可以包括将辅助图案布置在提供在弱有源图案上的主栅格图案附近。 弱活性图案可以是例如活性图案中最外面的一种，并且可以是预期在制造过程中具有增加的宽度的活性图案。