公开(公告)号：US20150149714A1

公开(公告)日：2015-05-28

申请号：US14090056

申请日：2013-11-26

申请人： Seth H. Pugsley ,  Robert L. Scott ,  Zeshan A. Chishti ,  Peng-Fei Chuang ,  Khun Ban ,  Christopher B. Wilkerson ,  Shih-Lien L. Lu ,  Kingsum Chow

发明人： Seth H. Pugsley ,  Robert L. Scott ,  Zeshan A. Chishti ,  Peng-Fei Chuang ,  Khun Ban ,  Christopher B. Wilkerson ,  Shih-Lien L. Lu ,  Kingsum Chow

IPC分类号： G06F12/08 ,  G11C11/406

CPC分类号： G06F12/0862 ,  G06F8/4442 ,  G06F12/0811 ,  G06F12/0897 ,  G06F2212/602 ,  Y02D10/13

摘要： In an embodiment, a processor includes at least one core having one or more execution units, a first cache memory and a first cache control logic. The first cache control logic may be configured to generate a first prefetch request to prefetch first data, where this request is to be aborted if the first data is not present in a second cache memory coupled to the first cache memory. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括具有一个或多个执行单元的至少一个核，第一高速缓冲存储器和第一高速缓存控制逻辑。 第一高速缓存控制逻辑可以被配置为生成预取第一数据的第一预取请求，其中如果第一数据不存在于耦合到第一高速缓存存储器的第二高速缓冲存储器中，则该请求将被中止。 描述和要求保护其他实施例。