公开(公告)号：US5875123A

公开(公告)日：1999-02-23

申请号：US765419

申请日：1997-05-13

申请人： Son Dao Trong ,  Gunter Gerwig ,  Klaus Getzlaff ,  Wilhelm Haller

发明人： Son Dao Trong ,  Gunter Gerwig ,  Klaus Getzlaff ,  Wilhelm Haller

IPC分类号： G06F7/485 ,  G06F7/00 ,  G06F7/50 ,  G06F7/507 ,  G06F7/74 ,  G06F7/42

CPC分类号： G06F7/74 ,  G06F7/485

摘要： A method and apparatus for the determination of leading zero digits of a sum is presented herein. The technique incorporates the parallel determination of partial sums of single digits accounting for the possibility of carries and on the basis thereof the pre-determination of potential zero digits or potential leading zero digits. Upon the establishment of a correct partial sum, the potential zero digits are selected and evaluated thereby determining the leading zero digits. The invention may be implemented in an adder in parallel or via a hierarchical structure. The parallelism permits time-savings in the determination of a normalized sum. The invention is preferably incorporated into adders, floating point computing units and/or data processing units.

摘要翻译： PCT No.PCT / EP95 / 01455 Sec。 371日期1997年5月13日 102（e）日期1997年5月13日PCT提交1995年4月18日PCT公布。 公开号WO96 / 33456 日期1996年10月24日本文给出了用于确定和的前导零数字的方法和装置。 该技术包含了对携带可能性的单位数部分和的并行确定，并且在此基础上预先确定了潜在的零位或潜在的前导零位。 在建立正确的部分和时，选择和评估潜在的零数字，从而确定前导零数字。 本发明可以并行地或通过分层结构在加法器中实现。 并行性允许在确定归一化总和时节省时间。 本发明优选地结合到加法器，浮点计算单元和/或数据处理单元中。

公开(公告)号：US5978957A

公开(公告)日：1999-11-02

申请号：US765003

申请日：1997-07-14

申请人： Wilhelm Haller ,  Klaus Getzlaff ,  Erwin Pfeffer ,  Ute Gaertner ,  Gunter Gerwig

发明人： Wilhelm Haller ,  Klaus Getzlaff ,  Erwin Pfeffer ,  Ute Gaertner ,  Gunter Gerwig

IPC分类号： G06F11/10 ,  G06F5/01

CPC分类号： G06F5/015 ,  G06F11/10

摘要： A shifting structure and method which separates a shifting operation into partial shifts which may be executed in different pipeline staged is described herein. In a first pipe stage, an operand is read out and at least one partial shift is accomplished by placing the operand or parts thereof into registers coupled to a shift unit. The shift unit, in a second pipe stage, finalizes the shifting operation executing the remaining partial shifts, thereby reducing the time required for the total shifting operation. A control string is derived in the shift unit based on the shift amount to correct the output of the shifted result as well as providing for parity prediction therefor.

摘要翻译： PCT No.PCT / EP95 / 01456 Sec。 371日期1997年7月14日 102（e）日期1997年7月14日PCT提交1995年4月18日PCT公布。 公开号WO96 / 33455 日期1996年10月24日这里描述了将移动操作分离成可以在不同流水线分段中执行的部分班次的换档结构和方法。 在第一管道级中，读出操作数，并且通过将操作数或其部分放入耦合到移位单元的寄存器来实现至少一个部分移位。 在第二管段中的换档单元完成执行剩余部分换挡的换档操作，从而减少了总换档操作所需的时间。 基于移位量，在移位单元中导出控制串，以校正移位结果的输出以及为此进行奇偶校验。

公开(公告)号：US08423940B2

公开(公告)日：2013-04-16

申请号：US13209504

申请日：2011-08-15

申请人： Lukas Daellenbach ,  Elmar Gaugler ,  Wilhelm Haller ,  Ralf Richter

发明人： Lukas Daellenbach ,  Elmar Gaugler ,  Wilhelm Haller ,  Ralf Richter

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F2217/82

摘要： A computerized method, data processing system and computer program product reduce noise for a buffered design of an electronic circuit which was already placed and routed. For all areas between a power stripe and a ground stripe (half bay) in the design, the shapes are divided in different criticality levels. The shapes are rearranged based on their criticality level such that shapes with higher criticality level are placed closer to the stripes than those with lower criticality level.

摘要翻译： 计算机化方法，数据处理系统和计算机程序产品减少已经放置和布线的电子电路的缓冲设计的噪声。 对于设计中功率条纹和接地条纹（半间隔）之间的所有区域，形状分为不同的关键级别。 形状根据其临界水平重新排列，使得具有更高临界水平的形状比具有较低临界水平的形状更靠近条纹。

公开(公告)号：US5964845A

公开(公告)日：1999-10-12

申请号：US765418

申请日：1996-12-16

申请人： Robert Braun ,  Wilhelm Haller ,  Klaus Jorg Getzlaff ,  Thomas Pfluger ,  Dietmar Schmunkamp

发明人： Robert Braun ,  Wilhelm Haller ,  Klaus Jorg Getzlaff ,  Thomas Pfluger ,  Dietmar Schmunkamp

IPC分类号： G06F15/78 ,  G06F13/42 ,  G06F11/00

CPC分类号： G06F13/4291

摘要： One or more processing units are connected with a clock component (comprising a clock) over a bi-directional serial link, and data frames are transmitted between the clock component and the processing units. The clock component may contain a serial link combination circuit for combining multiple processing unit serial links, operating in parallel, into a single serial link connected to the clock. Both of the clock component and the processing units contain an error detection and correction mechanism which examine and modify data within the data frames to perform error detection and correction. The clock component optionally contains an external interface for connection to a command-issuing Service Processor.

摘要翻译： PCT No.PCT / EP95 / 01451 Sec。 371日期1996年12月16日第 102（e）日期1996年12月16日PCT提交1995年4月18日PCT公布。 WO96 / 33464 PCT公开号 日期1996年10月24日一个或多个处理单元通过双向串行链路与时钟组件（包括时钟）连接，数据帧在时钟组件和处理单元之间传输。 时钟部件可以包含用于将并行操作的多个处理单元串行链路组合成连接到时钟的单个串行链路的串行链路组合电路。 时钟分量和处理单元都包含一个错误检测和校正机制，它检查和修改数据帧内的数据以执行错误检测和校正。 时钟组件可选地包含用于连接到命令发布服务处理器的外部接口。

公开(公告)号：US5944772A

公开(公告)日：1999-08-31

申请号：US970076

申请日：1997-11-13

申请人： Juergen Haas ,  Wilhelm Haller ,  Ulrich Krauch ,  Thomas Ludwig ,  Holger Wetter

发明人： Juergen Haas ,  Wilhelm Haller ,  Ulrich Krauch ,  Thomas Ludwig ,  Holger Wetter

IPC分类号： G06F7/50 ,  G06F7/575

CPC分类号： G06F7/575 ,  G06F7/507 ,  G06F7/508

摘要： A combined adder and logic unit having a reduced operation delay of arithmetic and logic operations, and providing an improved fan in and reduced wiring delays and capacity if implemented in the arithmetic and logic section of a microprocessor chip. The unit comprises a carry network (30) connected to operand inputs for generating carry-out signals of the byte positions (By0-By7) and further comprises a pre-sum logic (32) having a bit function generator (42) and a sum generator (45, 46, 48). Said bit function generator derives from the operands Ai and Bi bit functions Gi, Pi which are provided as logic function output and as input to said sum generator for producing preliminary arithmetic functions (SUM0, SUM1) to anticipate carry-in signals of one or zero. A result selector (70) is controlled by a byte position carry-out signal (Cy55) from the carry network means and by operation control signals to select from the output of said pre-sum logic one of the arithmetic functions (SUM0, SUM1) or one of the logic functions as result of the unit operation.

摘要翻译： 组合加法器和逻辑单元具有减小的运算和逻辑运算的运算延迟，并且如果在微处理器芯片的算术和逻辑部分中实现，则提供改进的风扇并降低布线延迟和容量。 该单元包括连接到操作数输入的进位网络（30），用于产生字节位置（By0-By7）的进位信号，并且还包括具有位函数发生器（42）的和和逻辑（32）和总和 发电机（45,46,48）。 所述比特函数发生器从作为逻辑功能输出提供的操作数Ai和Bi比特函数Gi，Pi导出，并作为用于产生预计算函数（SUM0，SUM1）的所述和发生器的输入，以预期一或零的进位信号 。 结果选择器（70）由来自携带网络装置的字节位置执行输出信号（Cy55）和操作控制信号控制，以从所述算术功能（SUM0，SUM1）之一的所述并行逻辑逻辑的输出中进行选择， 或作为单元操作的结果的逻辑功能之一。

公开(公告)号：US08286115B2

公开(公告)日：2012-10-09

申请号：US12330664

申请日：2008-12-09

申请人： Holger Wetter ,  Maarten Boersma ,  Wilhelm Haller ,  Armin Windschiegl

发明人： Holger Wetter ,  Maarten Boersma ,  Wilhelm Haller ,  Armin Windschiegl

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F2217/66

摘要： A system for creating layout and wiring diagrams for an integrated circuit (IC) includes a placement engine configured to receive a hierarchical schematic and to create a placed layout. The system also includes a flat layout engine configured to receive the hierarchical schematic and to create a flat layout and a back annotation engine coupled to the placement engine and the flat layout engine, the back annotation engine configured to receive the hierarchical placed layout and the flat unplaced layout and to create a flat placed layout there from.

摘要翻译： 一种用于创建集成电路（IC）的布局和接线图的系统包括配置成接收分级示意图并且创建放置的布局的布置引擎。 该系统还包括平面布局引擎，其被配置为接收分级示意图并且创建耦合到放置引擎和平面布局引擎的平面布局和后注释引擎，后注释引擎被配置为接收分层放置的布局和平面 未布置的布局，并从中创建一个平放布局。

公开(公告)号：US20100146471A1

公开(公告)日：2010-06-10

申请号：US12330664

申请日：2008-12-09

申请人： Holger Wetter ,  Maarten Boersma ,  Wilhelm Haller ,  Armin Windschiegl

发明人： Holger Wetter ,  Maarten Boersma ,  Wilhelm Haller ,  Armin Windschiegl

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F2217/66

摘要： A system for creating layout and wiring diagrams for an integrated circuit (IC) includes a placement engine configured to receive a hierarchical schematic and to create a placed layout. The system also includes a flat layout engine configured to receive the hierarchical schematic and to create a flat layout and a back annotation engine coupled to the placement engine and the flat layout engine, the back annotation engine configured to receive the hierarchical placed layout and the flat unplaced layout and to create a flat placed layout there from.

摘要翻译： 一种用于创建集成电路（IC）的布局和接线图的系统包括配置成接收分级示意图并且创建放置的布局的布置引擎。 该系统还包括平面布局引擎，其被配置为接收分级示意图并且创建耦合到放置引擎和平面布局引擎的平面布局和后注释引擎，后注释引擎被配置为接收分层放置的布局和平面 未布置的布局，并从中创建一个平放布局。

公开(公告)号：US20090112963A1

公开(公告)日：2009-04-30

申请号：US11926582

申请日：2007-10-29

申请人： Wilhelm Haller ,  Guenter Mayer ,  Veit Gernhoefer ,  Ulrich Krauch ,  Simon Fabel

发明人： Wilhelm Haller ,  Guenter Mayer ,  Veit Gernhoefer ,  Ulrich Krauch ,  Simon Fabel

IPC分类号： G06F7/508

CPC分类号： G06F7/507

摘要： A method, circuit apparatus, and a design structure on which the circuit resides, is provided to perform a subtraction of two operands in a binary arithmetic unit by subdividing two operands into groups of equal numbers of bits, generating, by appropriate arithmetic operations, pairs of intermediate results for the particular groups of bits of the two operands comprising the same bit positions, respectively. A first intermediate result of each pair of intermediate results is generated under the assumption of a carry-in of ‘0’ and a second intermediate result of each pair of intermediate results is generated under the assumption of a carry-in of ‘1’. The correct intermediate result of each particular pair of intermediate results from each group of bits is selected, and the result of the subtraction of the two operands is generated by an appropriate merging of the selected correct intermediate results.

摘要翻译： 提供电路所在的方法，电路装置和设计结构，以通过将两个操作数细分为相等位数的组来执行二进制运算单元中的两个操作数的减法，通过适当的算术运算生成对 分别包含相同比特位置的两个操作数的特定的比特组的中间结果。 每个中间结果对的第一个中间结果是在“0”的进位假设下产生的，并且每个中间结果对的第二个中间结果在“1”的进位假设下生成。 选择来自每组比特的每个特定中间结果对的正确的中间结果，并且通过适当地合并所选择的正确的中间结果来生成两个操作数的减法的结果。

公开(公告)号：US07095252B2

公开(公告)日：2006-08-22

申请号：US10896836

申请日：2004-07-22

申请人： Michael Haase ,  Wilhelm Haller ,  Rolf Sautter ,  Christoph Wandel

发明人： Michael Haase ,  Wilhelm Haller ,  Rolf Sautter ,  Christoph Wandel

IPC分类号： H03K19/096 ,  H03K19/00 ,  H03K19/20 ,  H03K19/094

CPC分类号： H03K19/0963

摘要： The present invention relates to dynamic hardware logic of computer processors. In particular, it relates to a method and respective system for operating a dynamic logic circuit implementing some predetermined logic function with reduced charge sharing. In order to further reduce charge sharing it is proposed to provide a predetermined number of pre-engineered switching arrangements (24, 26, 28) implementing the same logic function with a different combinatorial distribution of input variables (A, B, C), wherein each arrangement is connected between said precharged node of higher potential and a lower potential.

摘要翻译： 本发明涉及计算机处理器的动态硬件逻辑。 特别地，本发明涉及一种用于操作实现具有减少的电荷共享的预定逻辑功能的动态逻辑电路的方法和相应的系统。 为了进一步减少电荷共享，建议提供预定数量的预先设计的切换布置（24,26,28），其实现与输入变量（A，B，C）的不同组合分布相同的逻辑功能，其中 每个布置连接在较高电位的所述预充电节点和较低电位之间。

公开(公告)号：US20050040861A1

公开(公告)日：2005-02-24

申请号：US10896836

申请日：2004-07-22

申请人： Michael Haase ,  Wilhelm Haller ,  Rolf Sautter ,  Christoph Wandel

发明人： Michael Haase ,  Wilhelm Haller ,  Rolf Sautter ,  Christoph Wandel

IPC分类号： H03K19/096 ,  H03K19/20

CPC分类号： H03K19/0963

摘要： The present invention relates to dynamic hardware logic of computer processors. In particular, it relates to a method and respective system for operating a dynamic logic circuit implementing some predetermined logic function with reduced charge sharing. In order to further reduce charge sharing it is proposed to provide a predetermined number of pre-engineered switching arrangements (24, 26, 28) implementing the same logic function with a different combinatorial distribution of input variables (A, B, C), wherein each arrangement is connected between said precharged node of higher potential and a lower potential.

摘要翻译： 本发明涉及计算机处理器的动态硬件逻辑。 特别地，本发明涉及一种用于操作实现具有减少的电荷共享的预定逻辑功能的动态逻辑电路的方法和相应的系统。 为了进一步减少电荷共享，建议提供预定数量的预先设计的切换布置（24,26,28），其实现与输入变量（A，B，C）的不同组合分布相同的逻辑功能，其中 每个布置连接在较高电位的所述预充电节点和较低电位之间。