公开(公告)号：US08060698B2

公开(公告)日：2011-11-15

申请号：US12219080

申请日：2008-07-15

申请人： Souta Kusachi ,  Kuniki Morita ,  Masaki Ukai ,  Tomoyuki Okawa

发明人： Souta Kusachi ,  Kuniki Morita ,  Masaki Ukai ,  Tomoyuki Okawa

IPC分类号： G06F12/00 ,  G06F12/16

CPC分类号： G06F12/0846 ,  G06F11/1064 ,  G06F12/0864

摘要： A cache controller controls at least one cache. The cache includes ways including a plurality of blocks that stores therein entry data. A writing unit writes degradation data to a failed block. The degradation data indicates that the failed block is in a degradation state. A reading unit reads entry data from a block. A determining unit determines, if the entry data obtained by the reading unit includes the degradation data, that the block is in the degradation state.

摘要翻译： 缓存控制器控制至少一个缓存。 缓存包括包括存储入口数据的多个块的方式。 写入单元将劣化数据写入故障块。 劣化数据表明故障块处于劣化状态。 读取单元从块读取条目数据。 确定单元确定由读取单元获得的输入数据是否包括劣化数据，判定该块处于退化状态。

公开(公告)号：US20080282037A1

公开(公告)日：2008-11-13

申请号：US12219080

申请日：2008-07-15

申请人： Souta Kusachi ,  Kuniki Morita ,  Masaki Ukai ,  Tomoyuki Okawa

发明人： Souta Kusachi ,  Kuniki Morita ,  Masaki Ukai ,  Tomoyuki Okawa

IPC分类号： G06F12/00

CPC分类号： G06F12/0846 ,  G06F11/1064 ,  G06F12/0864

摘要： A cache controller controls at least one cache. The cache includes ways including a plurality of blocks that stores therein entry data. A writing unit writes degradation data to a failed block. The degradation data indicates that the failed block is in a degradation state. A reading unit reads entry data from a block. A determining unit determines, if the entry data obtained by the reading unit includes the degradation data, that the block is in the degradation state.

摘要翻译： 缓存控制器控制至少一个缓存。 缓存包括包括存储入口数据的多个块的方式。 写入单元将劣化数据写入故障块。 劣化数据表明故障块处于劣化状态。 读取单元从块读取条目数据。 确定单元确定由读取单元获得的输入数据是否包括劣化数据，判定该块处于退化状态。

公开(公告)号：US08006139B2

公开(公告)日：2011-08-23

申请号：US12230242

申请日：2008-08-26

申请人： Tomoyuki Okawa ,  Kuniki Morita

发明人： Tomoyuki Okawa ,  Kuniki Morita

IPC分类号： G06F11/00

CPC分类号： G06F12/126 ,  G06F2212/1032

摘要： A degeneration control device that controls degeneration of a cache having a plurality of ways based on an error that occurs in response to an access request, includes a cache line degeneration information memory unit, which stores cache line degeneration information that indicates whether a cache line constituting each of the plurality of ways is degenerated, and a degeneration control unit, which writes, when an error that occurs in response to the access request causes a predetermined condition to be met, cache line degeneration information that indicates a predetermined cache line where the error occurs is degenerated in the cache line degeneration information memory unit.

摘要翻译： 一种退化控制装置，其基于响应于访问请求而发生的错误，控制具有多路的高速缓存的退化，包括高速缓存行退化信息存储单元，其存储高速缓存行退化信息，该高速缓存行退化信息指示构成 多个方法中的每一个都被退化，并且退化控制单元当响应于访问请求而发生的错误导致满足预定条件时，写入指示预定高速缓存行的高速缓存行退化信息，其中错误 发生在高速缓存行退化信息存储单元中退化。

公开(公告)号：US07428617B2

公开(公告)日：2008-09-23

申请号：US10998561

申请日：2004-11-30

申请人： Tomoyuki Okawa ,  Kumiko Endo ,  Hiroyuki Kojima ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Kumiko Endo ,  Hiroyuki Kojima ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/1045 ,  G06F12/0897

摘要： A cache memory includes a first-level cache-memory unit that stores data; a second-level cache-memory unit that stores data that is same as the data stored in the first-level cache-memory unit; a storage unit that stores a part of information relating to the first-level cache-memory unit; and a coherence maintaining unit that maintains cache-coherence between the first-level cache-memory unit and the second-level cache-memory unit based on information stored in the storage unit.

摘要翻译： 缓存存储器包括存储数据的第一级高速缓冲存储器单元; 存储与存储在第一级高速缓冲存储器单元中的数据相同的数据的二级缓存存储单元; 存储单元，其存储与所述一级高速缓冲存储器单元相关的信息的一部分; 以及相干维持单元，其基于存储在所述存储单元中的信息来维持所述第一级高速缓冲存储器单元与所述第二级高速缓冲存储器单元之间的高速缓存相干性。

公开(公告)号：US20080162818A1

公开(公告)日：2008-07-03

申请号：US11980386

申请日：2007-10-31

申请人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Hideki Sakata ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Hideki Sakata ,  Masaki Ukai

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811

摘要： A cache-memory control apparatus controls a level-1 (L1) cache and a level-2 (L2) cache having a cache line divided into a plurality of sub-lines for storing data from the L1 cache. The cache-memory control apparatus includes a control-flag adding unit, an L1 cache control unit, and an L2 cache control unit. The control-flag adding unit provides an SP flag to each of the sub-lines. The L1-cache control unit acquires an access virtual address, and, when there is no data at the access virtual address, outputs an L2 cache-access address to the L2-cache control unit. The L2-cache control unit switches the SP flag based on a virtual page number in an L1 index and a physical page number in an L2 index. Based on the SP flag, corresponding one of the sub-lines is written back to the L1 cache.

摘要翻译： 高速缓冲存储器控制装置控制一级（L1）高速缓存和二级（L2）高速缓存，该缓存具有被划分成用于存储来自L1高速缓存的数据的多条子行的高速缓存行。 高速缓冲存储器控制装置包括控制标志添加单元，L1高速缓存控制单元和L2高速缓存控制单元。 控制标志添加单元向每个子线提供SP标志。 L1高速缓存控制单元获取访问虚拟地址，并且当在访问虚拟地址处没有数据时，向L2高速缓存控制单元输出L2高速缓存访​​问地址。 L2缓存控制单元基于L1索引中的虚拟页号和L2索引中的物理页号来切换SP标志。 基于SP标志，相应的一条子行被写回到L1高速缓存。

公开(公告)号：US07743215B2

公开(公告)日：2010-06-22

申请号：US11980386

申请日：2007-10-31

申请人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Hideki Sakata ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Hideki Sakata ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/0897 ,  G06F12/0811

摘要： A cache-memory control apparatus controls a level-1 (L1) cache and a level-2 (L2) cache having a cache line divided into a plurality of sub-lines for storing data from the L1 cache. The cache-memory control apparatus includes a control-flag adding unit, an L1 cache control unit, and an L2 cache control unit. The control-flag adding unit provides an SP flag to each of the sub-lines. The L1-cache control unit acquires an access virtual address, and, when there is no data at the access virtual address, outputs an L2 cache-access address to the L2-cache control unit. The L2-cache control unit switches the SP flag based on a virtual page number in an L1 index and a physical page number in an L2 index. Based on the SP flag, corresponding one of the sub-lines is written back to the L1 cache.

摘要翻译： 高速缓冲存储器控制装置控制一级（L1）高速缓存和二级（L2）高速缓存，该缓存具有被划分成用于存储来自L1高速缓存的数据的多条子行的高速缓存行。 高速缓冲存储器控制装置包括控制标志添加单元，L1高速缓存控制单元和L2高速缓存控制单元。 控制标志添加单元向每个子线提供SP标志。 L1高速缓存控制单元获取访问虚拟地址，并且当在访问虚拟地址处没有数据时，向L2高速缓存控制单元输出L2高速缓存访​​问地址。 L2缓存控制单元基于L1索引中的虚拟页号和L2索引中的物理页号来切换SP标志。 基于SP标志，相应的一条子行被写回到L1高速缓存。

公开(公告)号：US20080320256A1

公开(公告)日：2008-12-25

申请号：US12230329

申请日：2008-08-27

申请人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/123 ,  G06F12/125 ,  G06F12/126 ,  G06F2212/1032

摘要： To reduce the number of bits required for LRU control when the number of target entries is large, and achieve complete LRU control. Each time an entry is used, an ID of the used entry is stored to configure LRU information so that storage data 0 stored in the leftmost position indicates an ID of an entry with the oldest last use time (that is, LRU entry), for example as shown in FIG. 1(1). An LRU control apparatus according to a first embodiment of the present invention refers to the LRU information, and selects an entry corresponding to the storage data 0 (for example, entry 1) from the LRU information as a candidate for the LRU control, based on the storage data 0 as the ID of the entry with the oldest last use time.

摘要翻译： 当目标条目数量大时，减少LRU控制所需的位数，并实现完整的LRU控制。 每次使用条目时，存储所使用条目的ID以配置LRU信息，使得存储在最左侧位置的存储数据0指示具有最旧的最后使用时间（即，LRU条目）的条目的ID，用于 示例如图1所示。 1（1）。 根据本发明的第一实施例的LRU控制装置参考LRU信息，并且从LRU信息中选择与存储数据0（例如，条目1）相对应的条目作为LRU控制的候选，基于 存储数据0作为具有最早最后使用时间的条目的ID。

公开(公告)号：US20060026356A1

公开(公告)日：2006-02-02

申请号：US10995183

申请日：2004-11-24

申请人： Tomoyuki Okawa ,  Mie Tonosaki ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Mie Tonosaki ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/0864 ,  G06F2212/1032

摘要： A cacheable memory access space receives memory access addresses having different data structures according to a status of a cache capacity from a processor. A cache hit detector determines whether data has been hit based on a mode signal, an enbblk [n] signal, and a signal indicating whether the way is valid or invalid, which are preset in the cache hit detector, a tag comparison address received from the cacheable memory access space, and a tag received from the storage unit.

公开(公告)号：US08065496B2

公开(公告)日：2011-11-22

申请号：US12230329

申请日：2008-08-27

申请人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/123 ,  G06F12/125 ,  G06F12/126 ,  G06F2212/1032

摘要： To reduce the number of bits required for LRU control when the number of target entries is large, and achieve complete LRU control. Each time an entry is used, an ID of the used entry is stored to configure LRU information so that storage data 0 stored in the leftmost position indicates an ID of an entry with the oldest last use time (that is, LRU entry), for example as shown in FIG. 1(1). An LRU control apparatus according to a first embodiment of the present invention refers to the LRU information, and selects an entry corresponding to the storage data 0 (for example, entry 1) from the LRU information as a candidate for the LRU control, based on the storage data 0 as the ID of the entry with the oldest last use time.

摘要翻译： 当目标条目数量大时，减少LRU控制所需的位数，并实现完整的LRU控制。 每次使用条目时，存储所使用条目的ID以配置LRU信息，使得存储在最左侧位置的存储数据0指示具有最旧的最后使用时间（即，LRU条目）的条目的ID，用于 示例如图1所示。 1（1）。 根据本发明的第一实施例的LRU控制装置参考LRU信息，并且从LRU信息中选择与存储数据0（例如，条目1）相对应的条目作为LRU控制的候选，基于 存储数据0作为具有最早最后使用时间的条目的ID。

公开(公告)号：US07636811B2

公开(公告)日：2009-12-22

申请号：US10995183

申请日：2004-11-24

申请人： Tomoyuki Okawa ,  Mie Tonosaki ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Mie Tonosaki ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/0864 ,  G06F2212/1032

摘要： A cacheable memory access space receives memory access addresses having different data structures according to a status of a cache capacity from a processor. A cache hit detector determines whether data has been hit based on a mode signal, an enbblk [n] signal, and a signal indicating whether the way is valid or invalid, which are preset in the cache hit detector, a tag comparison address received from the cacheable memory access space, and a tag received from the storage unit.

摘要翻译： 根据来自处理器的高速缓存容量的状态，可缓存存储器访问空间接收具有不同数据结构的存储器访问地址。 高速缓存命中检测器基于模式信号，enbblk [n]信号和指示方法是有效还是无效的信号来确定数据是否已被命中，这些信息是预先设置在高速缓存命中检测器中的，从 可高速缓存存储器访问空间以及从存储单元接收的标签。