公开(公告)号：US20140281207A1

公开(公告)日：2014-09-18

申请号：US14133011

申请日：2013-12-18

申请人： Sreenivas Mandava ,  Brian S. Morris ,  Suneeta Sah ,  Roy M. Stevens ,  Ted Rossin ,  Mathew W. Stefaniw ,  John H. Crawford

发明人： Sreenivas Mandava ,  Brian S. Morris ,  Suneeta Sah ,  Roy M. Stevens ,  Ted Rossin ,  Mathew W. Stefaniw ,  John H. Crawford

IPC分类号： G11C11/406 ,  G11C14/00

CPC分类号： G11C14/0009 ,  G06F12/10 ,  G06F2212/1032 ,  G11C7/02 ,  G11C11/406

摘要： Examples are disclosed for determining a logical address of one or more victim rows of a volatile memory based on a logical address of an aggressor row and address translation schemes associated with the volatile memory. Other examples are described and claimed.

摘要翻译： 公开了用于基于侵入者行的逻辑地址和与易失性存储器相关联的地址转换方案来确定易失性存储器的一个或多个受害行的逻辑地址的示例。 其他的例子被描述和要求保护。

公开(公告)号：US20150089183A1

公开(公告)日：2015-03-26

申请号：US14038659

申请日：2013-09-26

申请人： KULJIT S. BAINS ,  Suneeta Sah ,  John H. Crawford ,  Brian S. Morris

发明人： KULJIT S. BAINS ,  Suneeta Sah ,  John H. Crawford ,  Brian S. Morris

IPC分类号： G06F12/06

CPC分类号： G06F12/06 ,  G06F12/0292 ,  G06F12/0638

摘要： A memory subsystem includes a group of memory devices connected to an address bus. The memory subsystem includes logic to uniquely map a physical address of a memory access command to each memory device of the group. Thus, each physical address sent by an associated memory controller uniquely accesses a different row of each memory device, instead of being mapped to the same or corresponding row of each memory device.

摘要翻译： 存储器子系统包括连接到地址总线的一组存储器件。 存储器子系统包括将存储器访问命令的物理地址唯一地映射到组的每个存储器件的逻辑。 因此，由相关联的存储器控​​制器发送的每个物理地址唯一地访问每个存储器件的不同行，而不是映射到每个存储器件的相同或对应的行。

公开(公告)号：US20140281206A1

公开(公告)日：2014-09-18

申请号：US14132987

申请日：2013-12-18

申请人： John H. Crawford ,  Brian S. Morris ,  Sreenivas Mandava ,  Raj K. Ramanujan

发明人： John H. Crawford ,  Brian S. Morris ,  Sreenivas Mandava ,  Raj K. Ramanujan

IPC分类号： G11C11/406

CPC分类号： G11C7/02 ,  G06F13/1636 ,  G11C11/406 ,  G11C11/40611 ,  Y02D10/14

摘要： Examples are disclosed for probabilistic dynamic random access memory (DRAM) row repair. In some examples, using a row hammer limit for DRAM and a maximum activation rate for the DRAM a probabilistic row hammer detection value may be determined. The probabilistic row hammer detection value may then be used such that a probability is acceptably low that a given activation to an aggressor row of the DRAM causes the row hammer limit to be exceeded before a scheduled row refresh is performed on one or more victim rows associated with the aggressor row. Other examples are described and claimed.

摘要翻译： 公开了用于概率动态随机存取存储器（DRAM）行修复的示例。 在一些示例中，使用DRAM的行敲击限制和DRAM的最大激活率可以确定概率行锤检测值。 然后可以使用概率行锤检测值，使得概率可接受地低，以致对DRAM的侵入行进行给定的激活导致在对一个或多个受害行进行相关联的执行调度的行刷新之前超过行敲击限制 与侵略者行。 其他的例子被描述和要求保护。

公开(公告)号：US09201748B2

公开(公告)日：2015-12-01

申请号：US13996717

申请日：2012-03-30

申请人： Brian S. Morris ,  Sailesh Kottapalli

发明人： Brian S. Morris ,  Sailesh Kottapalli

IPC分类号： G06F11/00 ,  G06F11/20 ,  G06F11/16

CPC分类号： G06F11/2094 ,  G06F11/1658 ,  G06F11/1666 ,  G06F11/20 ,  G06F2201/815

摘要： Systems and techniques for virtual device sharing. A failure of one of a plurality of memory devices corresponding to a first rank in a memory system is detected. The memory system has a plurality of ranks, each rank having a plurality of memory devices used to store a cache line. A portion of the cache line corresponding to the failed memory device is stored in a memory device in a second rank in the memory system and the remaining portion of the cache line in the first rank of the memory system.

摘要翻译： 用于虚拟设备共享的系统和技术。 检测到与存储器系统中的第一等级对应的多个存储器件中的一个的故障。 存储器系统具有多个等级，每个等级具有用于存储高速缓存行的多个存储器件。 对应于故障存储器件的高速缓存线的一部分被存储在存储器系统中的第二等级的存储器件中，并且存储器系统的第一级中的高速缓存行的剩余部分被存储。

公开(公告)号：US20170024573A1

公开(公告)日：2017-01-26

申请号：US14803956

申请日：2015-07-20

申请人： Binata Bhattacharyya ,  Raghunandan Makaram ,  Amy L. Santoni ,  George Z. Chrysos ,  Simon P. Johnson ,  Brian S. Morris ,  Francis X. McKeen

发明人： Binata Bhattacharyya ,  Raghunandan Makaram ,  Amy L. Santoni ,  George Z. Chrysos ,  Simon P. Johnson ,  Brian S. Morris ,  Francis X. McKeen

IPC分类号： G06F21/62 ,  G06F21/60

CPC分类号： G06F21/62 ,  G06F21/602 ,  G06F21/64 ,  G06F21/78 ,  G06F2221/2113

摘要： A processor implementing techniques for supporting configurable security levels for memory address ranges is disclosed. In one embodiment, the processor includes a processing core a memory controller, operatively coupled to the processing core, to access data in an off-chip memory and a memory encryption engine (MEE) operatively coupled to the memory controller. The MEE is to responsive to detecting a memory access operation with respect to a memory location identified by a memory address within a memory address range associated with the off-chip memory, identify a security level indicator associated with the memory location based on a value stored on a security range register. The MEE is further to access at least a portion of a data item associated with the memory address range of the off-chip memory in view of the security level indicator.

摘要翻译： 公开了一种实现用于支持存储器地址范围的可配置安全级别的技术的处理器。 在一个实施例中，处理器包括处理核心，存储器控制器，可操作地耦合到处理核心，以访问片外存储器中的数据和可操作地耦合到存储器控制器的存储器加密引擎（MEE）。 所述MEE响应于检测相对于与所述片外存储器相关联的存储器地址范围内的存储器地址识别的存储器位置的存储器访问操作，基于存储的值来识别与所述存储器位置相关联的安全级别指示符 在安全范围寄存器上。 鉴于安全级别指示符，MEE进一步访问与片外存储器的存储器地址范围相关联的数据项的至少一部分。

公开(公告)号：US20130311821A1

公开(公告)日：2013-11-21

申请号：US13996717

申请日：2012-03-30

申请人： Brian S. Morris ,  Sailesh Kottapalli

发明人： Brian S. Morris ,  Sailesh Kottapalli

IPC分类号： G06F11/20

CPC分类号： G06F11/2094 ,  G06F11/1658 ,  G06F11/1666 ,  G06F11/20 ,  G06F2201/815

摘要： Systems and techniques for virtual device sharing. A failure of one of a plurality of memory devices corresponding to a first rank in a memory system is detected. The memory system has a plurality of ranks, each rank having a plurality of memory devices used to store a cache line. A portion of the cache line corresponding to the failed memory device is stored in a memory device in a second rank in the memory system and the remaining portion of the cache line in the first rank of the memory system.

摘要翻译： 用于虚拟设备共享的系统和技术。 检测到与存储器系统中的第一等级对应的多个存储器件中的一个的故障。 存储器系统具有多个等级，每个等级具有用于存储高速缓存行的多个存储器件。 对应于故障存储器件的高速缓存线的一部分被存储在存储器系统中的第二等级的存储器件中，并且存储器系统的第一级中的高速缓存行的剩余部分被存储。

公开(公告)号：US07210964B2

公开(公告)日：2007-05-01

申请号：US11203103

申请日：2005-08-15

申请人： Brian S. Morris ,  Scott A. Hoffman ,  Robert D. Lanning

发明人： Brian S. Morris ,  Scott A. Hoffman ,  Robert D. Lanning

IPC分类号： H01R9/03

CPC分类号： H01R9/032 ,  H01R4/46 ,  H01R9/0512 ,  H01R9/0524 ,  H01R13/5812 ,  H01R13/5837 ,  H01R13/6592

摘要： An electrical connector backshell assembly may include at least one cable containing at least one electrical wire that is protected by a shield, at least a portion of the shield being separable from the at least one electrical wire. The backshell assembly also may include a housing defining an opening configured to receive the at least one cable and a termination area electrically coupled to the housing. The separable portion of the shield may be urged into contact with the termination area.

摘要翻译： 电连接器后壳组件可以包括至少一个电缆，其包含由屏蔽件保护的至少一个电线，所述屏蔽件的至少一部分可与所述至少一根电线分离。 后壳组件还可以包括限定被配置为接收所述至少一个电缆的开口和电耦合到壳体的终端区域的壳体。 屏蔽件的可分离部分可以被推动与端接区域接触。