公开(公告)号：US07428627B2

公开(公告)日：2008-09-23

申请号：US09750150

申请日：2000-12-29

申请人： Stephan J. Jourdan ,  Michael Bekerman ,  Ronny Ronen ,  Lihu Rappoport

发明人： Stephan J. Jourdan ,  Michael Bekerman ,  Ronny Ronen ,  Lihu Rappoport

IPC分类号： G06F12/02

CPC分类号： G06F9/383 ,  G06F9/3455 ,  G06F9/3832 ,  G06F9/3844

摘要： A multi-mode predictor for a processor having a plurality of prediction modes is disclosed. The prediction modes are used to predict non-binary values. The predictor is a multi-mode predictor comprising a per-IP (“PIP”) table and a next value table. The PIP table includes a plurality of PIP information fields and the next value table includes a plurality of fields. The multi-mode predictor also includes a plurality of prediction modes. The processor includes a set of instructions that index the PIP table to provide a valid signal. The processor also includes a set of predicted values for the set of instructions. The set of predicted values is stored in the PIP table and the next value table. According to the valid signal a hit/miss condition in the next value table, a predicted value is selected from the PIP table or the next value table.

摘要翻译： 公开了一种具有多种预测模式的处理器的多模式预测器。 预测模式用于预测非二进制值。 预测器是包括每IP（“PIP”）表和下一个值表的多模式预测器。 PIP表包括多个PIP信息字段，下一个值表包括多个字段。 多模式预测器还包括多种预测模式。 处理器包括一组索引PIP表以提供有效信号的指令。 处理器还包括用于该组指令的一组预测值。 预测值的集合存储在PIP表和下一个值表中。 根据有效信号在下一个值表中的命中/未命中条件，从PIP表或下一个值表中选择预测值。

公开(公告)号：US06438673B1

公开(公告)日：2002-08-20

申请号：US09475063

申请日：1999-12-30

申请人： Stephan J. Jourdan ,  Michael Bekerman ,  Ronny Ronen ,  Lihu Rappoport

发明人： Stephan J. Jourdan ,  Michael Bekerman ,  Ronny Ronen ,  Lihu Rappoport

IPC分类号： G06F1200

CPC分类号： G06F9/383 ,  G06F9/3455 ,  G06F9/3832 ,  G06F12/0862 ,  G06F2212/6024

摘要： A microprocessor having a correlated address predictor, and methods of performing correlated address prediction. A first table memory can be populated by a plurality of buffer entries. Each buffer entry can include a first buffer field to store a first tag based on an instruction pointer and a second buffer field to store an address history. A second table memory can be populated by a plurality of link entries. Each link entry can include a first link field to store a link tag based on an address history and a second link field to store a predicted address. A first comparator can be in communication with the first table memory and an instruction pointer input. A second comparator can be in communication with the first table memory and the second table memory. An output in communication with the second table memory.

摘要翻译： 具有相关地址预测器的微处理器，以及执行相关地址预测的方法。 第一表存储器可以由多个缓冲器入口填充。 每个缓冲器条目可以包括基于指令指针存储第一标签的第一缓冲区域和用于存储地址历史的第二缓冲区域。 第二表存储器可以由多个链接条目填充。 每个链接条目可以包括基于地址历史存储链接标签的第一链接字段和用于存储预测地址的第二链接字段。 第一比较器可以与第一表存储器和指令指针输入通信。 第二比较器可以与第一表存储器和第二表存储器通信。 与第二表存储器通信的输出。

公开(公告)号：US07644236B2

公开(公告)日：2010-01-05

申请号：US11045528

申请日：2005-01-28

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

IPC分类号： G06F12/00

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A memory cache bank prediction unit is provided for use in a processor having a plurality of memory cache banks. The memory cache bank prediction unit has an input port that receives an instruction. The memory cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of memory cache banks is associated with the instruction.

摘要翻译： 提供了一种用于具有多个存储器高速缓存组的处理器中的存储器高速缓存组预测单元。 存储器缓存库预测单元具有接收指令的输入端口。 存储器缓存库预测单元还具有耦合到输入端口的评估单元，该评估单元预测多个存储器高速缓冲存储体中的哪一个与该指令相关联。

公开(公告)号：US06694421B2

公开(公告)日：2004-02-17

申请号：US09474381

申请日：1999-12-29

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

IPC分类号： G06F1208

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A cache bank prediction unit is provided for use in a processor having a plurality of cache memory banks. The cache bank prediction unit has an input port that receives an instruction. The cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of cache banks is associated with the instruction.

摘要翻译： 提供了一种用于具有多个高速缓存存储体的处理器中的高速缓存存储体预测单元。 高速缓存库预测单元具有接收指令的输入端口。 高速缓存库预测单元还具有耦合到输入端口的评估单元，该评估单元预测多个高速缓存组中的哪一个与该指令相关联。

公开(公告)号：US06631445B2

公开(公告)日：2003-10-07

申请号：US10372194

申请日：2003-02-25

申请人： Lihu Rappoport ,  Stephan J. Jourdan ,  Ronny Ronen

发明人： Lihu Rappoport ,  Stephan J. Jourdan ,  Ronny Ronen

IPC分类号： G06F1200

CPC分类号： G06F12/0846 ,  G06F12/0875 ,  G06F12/0886

摘要： A cache architecture is adapted to store data items of variable length. Given appropriate circumstances, the cache architecture permits multiple data items to be retrieved from the cache in single clock cycle. The cache architecture may find application in a front end processing system of a processor storing instruction segments. If a first instruction segment does not occupy the full width of the cache, other instruction segments can be retrieved from the cache simultaneously with the first instruction segment. The cache may be organized into a plurality of cache banks, each cache bank being independently addressed. Each bank may consist of several cache ways.

公开(公告)号：US06549987B1

公开(公告)日：2003-04-15

申请号：US09713266

申请日：2000-11-16

申请人： Lihu Rappoport ,  Stephan J. Jourdan ,  Ronny Ronen

发明人： Lihu Rappoport ,  Stephan J. Jourdan ,  Ronny Ronen

IPC分类号： G06F1200

CPC分类号： G06F12/0846 ,  G06F12/0875 ,  G06F12/0886

摘要： A cache architecture is adapted to store data items of variable length. Given appropriate circumstances, the cache architecture permits multiple data items to be retrieved from the cache in single clock cycle. The cache architecture may find application in a front end processing system of a processor storing instruction segments. If a first instruction segment does not occupy the full width of the cache, other instruction segments can be retrieved from the cache simultaneously with the first instruction segment. The cache may be organized into a plurality of cache banks, each cache bank being independently addressed. Each bank may consist of several cache ways.

公开(公告)号：US07757065B1

公开(公告)日：2010-07-13

申请号：US09708722

申请日：2000-11-09

申请人： Stephan J. Jourdan ,  Ronny Ronen ,  Lihu Rappoport

发明人： Stephan J. Jourdan ,  Ronny Ronen ,  Lihu Rappoport

IPC分类号： G06F9/30

CPC分类号： G06F12/0875 ,  G06F9/3808

摘要： In a front-end system for a processor, a recording scheme for instruction segments stores the instructions in reverse program order. Instruction segments may be traces, extended blocks or basic blocks. By storing the instructions in reverse program order, the instruction segment is easily extended to include additional instructions. The instruction segments may be extended without having to re-index tag arrays, pointers that associate instruction segments with other instruction segments.

摘要翻译： 在用于处理器的前端系统中，用于指令段的记录方案以反向程序顺序存储指令。 指令段可以是跟踪，扩展块或基本块。 通过以反向程序顺序存储指令，指令段可以容易地扩展到包括附加指令。 指令段可以被扩展，而不必重新索引标签数组，将指令段与其他指令段相关联的指针。

公开(公告)号：US06880063B2

公开(公告)日：2005-04-12

申请号：US10755017

申请日：2004-01-09

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

IPC分类号： G06F9/38 ,  G06F12/08

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A memory cache bank prediction unit is provided for use in a processor having a plurality of memory cache banks. The memory cache bank prediction unit has an input port that receives an instruction. The memory cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of memory cache banks is associated with the instruction.

摘要翻译： 提供了一种用于具有多个存储器高速缓存组的处理器中的存储器高速缓存组预测单元。 存储器缓存库预测单元具有接收指令的输入端口。 存储器缓存库预测单元还具有耦合到输入端口的评估单元，该评估单元预测多个存储器高速缓冲存储体中的哪一个与该指令相关联。

公开(公告)号：US06772317B2

公开(公告)日：2004-08-03

申请号：US09861050

申请日：2001-05-17

申请人： Stephan J. Jourdan ,  Michael Bekerman ,  Ronny Ronen

发明人： Stephan J. Jourdan ,  Michael Bekerman ,  Ronny Ronen

IPC分类号： G06F9312

CPC分类号： G06F9/3838 ,  G06F9/30043 ,  G06F9/3832 ,  G06F9/384

摘要： A computer architecture to process load instructions by allowing multiple mappings between logical registers and the same physical register is disclosed. The computer architecture includes a processor having a physical registers. The processor also includes a decoder to decode a load instruction that names a destination logical register. The processor also includes a register allocation table to map the destination logical register to a physical register within the plurality of physical registers. If the load instruction is predicted to collide with a prior load instruction that names a destination logical register, then the register allocation table maps the destination logical register to the physical register allocated to the first load instruction.

摘要翻译： 公开了通过允许逻辑寄存器和相同物理寄存器之间的多个映射来处理加载指令的计算机体系结构。 计算机体系结构包括具有物理寄存器的处理器。 处理器还包括解码器，用于解码命名目的地逻辑寄存器的加载指令。 处理器还包括寄存器分配表，以将目的地逻辑寄存器映射到多个物理寄存器内的物理寄存器。 如果预期加载指令与命名目的地逻辑寄存器的先前加载指令相冲突，则寄存器分配表将目的地逻辑寄存器映射到分配给第一加载指令的物理寄存器。

公开(公告)号：US06678808B2

公开(公告)日：2004-01-13

申请号：US10384531

申请日：2003-03-11

申请人： Stephan J. Jourdan ,  Ronny Ronen ,  Michael Bekerman

发明人： Stephan J. Jourdan ,  Ronny Ronen ,  Michael Bekerman

IPC分类号： G06F1200

CPC分类号： G06F9/3806 ,  G06F12/126

摘要： Apparatus and methods to filter memory record updates. A microprocessor can include a memory record update filter. The memory record update filter can include a table memory populated by a plurality of data entries. Each data entry can include a data tag field to store a data tag, a data field to store a data value, and a filter field to store a filter value. A first comparator can be in communication with the data tag field of the table memory and a data accessing information input to perform a data tag comparison. A second comparator can be in communication with the filter field of the table memory and a data value input. A control circuit can be in communication with the table memory, the first comparator, and the second comparator.

摘要翻译： 用于过滤内存记录更新的设备和方法。 微处理器可以包括存储器记录更新过滤器。 存储器记录更新过滤器可以包括由多个数据条目填充的表存储器。 每个数据条目可以包括用于存储数据标签的数据标签字段，用于存储数据值的数据字段和用于存储过滤器值的过滤器字段。 第一比较器可以与表存储器的数据标签字段进行通信，以及数据访问信息输入以执行数据标签比较。 第二比较器可以与表存储器的滤波器字段进行通信，并且与数据值输入通信。 控制电路可以与表存储器，第一比较器和第二比较器通信。