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公开(公告)号：US07634649B2
公开(公告)日：2009-12-15
申请号：US11927447
申请日：2007-10-29
IPC分类号： G06F9/00 , G06F9/24 , G06F15/177
CPC分类号： G06F11/2289
摘要： Provided are a method, system, deployment and article of manufacture, wherein in one embodiment, a mode of operation may be switched to a service mode by detecting a device inserted into a connector of an input/output port of a system. In the illustrated embodiment, the device has a connector and a wire which loops a code received from the input/output port back to the input/output port. Upon detecting receipt of the transmitted code, the mode of operation may be switched to a service mode. Other embodiments are described and claimed.
摘要翻译： 提供了一种方法，系统，部署和制品，其中在一个实施例中，可以通过检测插入到系统的输入/输出端口的连接器中的设备来将操作模式切换到服务模式。 在所示实施例中，设备具有连接器和将从输入/输出端口接收的代码循环回输入/输出端口的线。 在检测到发送的代码的接收时，可以将操作模式切换到服务模式。 描述和要求保护其他实施例。
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2.发明授权Method for switching to a service mode of operation in response to detecting a device connected to an I/O port of the system 有权响应于检测到连接到系统的I / O端口的设备而切换到服务操作模式的方法公开(公告)号：US07366890B2
公开(公告)日：2008-04-29
申请号：US10990912
申请日：2004-11-16
IPC分类号： G06F9/00 , G06F9/24 , G06F15/177
CPC分类号： G06F11/2289
摘要： Provided are a method, system, deployment and article of manufacture, wherein in one embodiment, a mode of operation may be switched to a service mode by detecting a device inserted into a connector of an input/output port of a system. In the illustrated embodiment, the device has a connector and a wire which loops a code received from the input/output port back to the input/output port. Upon detecting receipt of the transmitted code, the mode of operation may be switched to a service mode. Other embodiments are described and claimed.
摘要翻译： 提供了一种方法，系统，部署和制品，其中在一个实施例中，可以通过检测插入到系统的输入/输出端口的连接器中的设备来将操作模式切换到服务模式。 在所示实施例中，设备具有连接器和将从输入/输出端口接收的代码循环回到输入/输出端口的线。 在检测到发送的代码的接收时，可以将操作模式切换到服务模式。 描述和要求保护其他实施例。
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公开(公告)号：US08255627B2
公开(公告)日：2012-08-28
申请号：US12577164
申请日：2009-10-10
IPC分类号： G06F12/00
CPC分类号： G06F12/0804 , G06F11/1008 , G06F11/1076 , G06F12/0866
摘要： A method for efficiently using a large secondary cache is disclosed herein. In certain embodiments, such a method may include accumulating, in a secondary cache, a plurality of data tracks. These data tracks may include modified data and/or unmodified data. The method may determine if a subset of the plurality of data tracks makes up a full stride. In the event the subset makes up a full stride, the method may destage the subset from the secondary cache. By destaging full strides, the method reduces the number of disk operations that are required to destage data from the secondary cache. A corresponding computer program product and apparatus are also disclosed and claimed herein.
摘要翻译： 本文公开了一种高效地使用大型二级高速缓存的方法。 在某些实施例中，这种方法可以包括在二次高速缓存中累积多个数据轨道。 这些数据轨道可以包括经修改的数据和/或未修改的数据。 该方法可以确定多个数据轨道的一个子集是否构成一个完整的步幅。 在子集构成一个完整的步骤的情况下，该方法可能会从二级缓存中退出该子集。 通过降级整个步骤，该方法减少了从二级缓存中恢复数据所需的磁盘操作数。 本文还公开并要求相应的计算机程序产品和装置。
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公开(公告)号：US07337277B2
公开(公告)日：2008-02-26
申请号：US10991931
申请日：2004-11-18
IPC分类号： G06F12/00
CPC分类号： G06F12/0804
摘要： An apparatus, system, and method are disclosed for flushing cache data in a cache system. The apparatus includes a zero module and a flush module. The zero module executes an internal processor instruction to zero out a zero memory segment of a nonvolatile memory and a processor cache in response to a loss of primary power to the processor cache. The flush module flushes modified data from an address in the processor cache to a flush memory segment of the nonvolatile memory before the zero module puts a zero in the address. Advantageously, the zero memory segment is reserved within the memory and used to zero out the processor cache, effectively flushing the existing data from the processor cache to a flush memory segment of the memory.
摘要翻译： 公开了用于在高速缓存系统中刷新高速缓存数据的装置，系统和方法。 该装置包括零模块和冲洗模块。 零模块执行内部处理器指令以清除非易失性存储器和处理器高速缓存的零存储器段，以响应于对处理器高速缓存的主要功率的损失。 在零模块在地址中置零之前，刷新模块将修改的数据从处理器高速缓存中的地址刷新到非易失性存储器的刷新存储器段。 有利地，零存储器段被保留在存储器内并用于清除处理器高速缓存，有效地将现有数据从处理器高速缓存刷新到存储器的刷新存储器段。
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公开(公告)号：US07650467B2
公开(公告)日：2010-01-19
申请号：US12052569
申请日：2008-03-20
IPC分类号： G06F13/00
CPC分类号： G06F12/0831
摘要： In managing multiprocessor operations, a first processor repetitively reads a cache line wherein the cache line is cached from a line of a shared memory of resources shared by both the first processor and a second processor. Coherency is maintained between the shared memory line and the cache line in accordance with a cache coherency protocol. In one aspect, the repetitive cache line reading occupies the first processor and inhibits the first processor from accessing the shared resources. In another aspect, upon completion of operations by the second processor involving the shared resources, the second processor writes data to the shared memory line to signal to the first processor that the shared resources may be accessed by the first processor. In response, the first processor changes the state of the cache line in accordance with the cache coherency protocol and reads the data written by the second processor. Other embodiments are described and claimed.
摘要翻译： 在管理多处理器操作时，第一处理器重复地读取高速缓存行，其中高速缓存行从由第一处理器和第二处理器共享的资源的共享存储器的一行缓存。 根据高速缓存一致性协议，在共享存储器线和高速缓存线之间保持一致性。 在一个方面，重复的高速缓存行读取占用第一处理器并且禁止第一处理器访问共享资源。 在另一方面，在由涉及共享资源的第二处理器完成操作之后，第二处理器将数据写入共享存储器线，以向第一处理器通知第一处理器可以访问共享资源。 作为响应，第一处理器根据高速缓存一致性协议改变高速缓存行的状态，并读取由第二处理器写入的数据。 描述和要求保护其他实施例。
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公开(公告)号：US08055934B1
公开(公告)日：2011-11-08
申请号：US12820779
申请日：2010-06-22
IPC分类号： G06F11/00
CPC分类号： G06F11/0784 , G06F11/0727 , G06F11/2033 , G06F11/2035 , G06F11/2046 , H04L41/06 , H04L41/0659 , H04L41/0816 , H04L43/0817 , H04L43/10 , H04L67/10
摘要： In one aspect of the present description, in response to detection of a failure of a root server of a storage controller, a switch for input/output adapters may be reconfigured to report errors to a successor root server without reinitializing the input/output adapters. Other features and aspects may be realized, depending upon the particular application.
摘要翻译： 在本说明书的一个方面，响应于检测到存储控制器的根服务器的故障，可以重新配置用于输入/输出适配器的交换机，以将故障报告给后继根服务器，而不重新初始化输入/输出适配器。 可以根据具体应用实现其它特征和方面。
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公开(公告)号：US07418557B2
公开(公告)日：2008-08-26
申请号：US11001476
申请日：2004-11-30
IPC分类号： G06F13/00
CPC分类号： G06F12/0831
摘要： In managing multiprocessor operations, a first processor repetitively reads a cache line wherein the cache line is cached from a line of a shared memory of resources shared by both the first processor and a second processor. Coherency is maintained between the shared memory line and the cache line in accordance with a cache coherency protocol. In one aspect, the repetitive cache line reading occupies the first processor and inhibits the first processor from accessing the shared resources. In another aspect, upon completion of operations by the second processor involving the shared resources, the second processor writes data to the shared memory line to signal to the first processor that the shared resources may be accessed by the first processor. In response, the first processor changes the state of the cache line in accordance with the cache coherency protocol and reads the data written by the second processor. Other embodiments are described and claimed.
摘要翻译： 在管理多处理器操作时，第一处理器重复地读取高速缓存行，其中高速缓存行从由第一处理器和第二处理器共享的资源的共享存储器的一行缓存。 根据高速缓存一致性协议，在共享存储器线和高速缓存线之间保持一致性。 在一个方面，重复的高速缓存行读取占用第一处理器并且禁止第一处理器访问共享资源。 在另一方面，在由涉及共享资源的第二处理器完成操作之后，第二处理器将数据写入共享存储器线，以向第一处理器通知第一处理器可以访问共享资源。 作为响应，第一处理器根据高速缓存一致性协议改变高速缓存行的状态，并读取由第二处理器写入的数据。 描述和要求保护其他实施例。
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公开(公告)号：US08549225B2
公开(公告)日：2013-10-01
申请号：US13430613
申请日：2012-03-26
IPC分类号： G06F12/00
CPC分类号： G06F12/0804 , G06F11/1008 , G06F11/1076 , G06F12/0866
摘要： A method for efficiently using a large secondary cache is disclosed herein. In certain embodiments, such a method may include accumulating, in a secondary cache, a plurality of data tracks. These data tracks may include modified data and/or unmodified data. The method may determine if a subset of the plurality of data tracks makes up a full stride. In the event the subset makes up a full stride, the method may destage the subset from the secondary cache. By destaging full strides, the method reduces the number of disk operations that are required to destage data from the secondary cache. A corresponding computer program product and apparatus are also disclosed herein.
摘要翻译： 本文公开了一种高效地使用大型二级高速缓存的方法。 在某些实施例中，这种方法可以包括在二次高速缓存中累积多个数据轨道。 这些数据轨道可以包括经修改的数据和/或未修改的数据。 该方法可以确定多个数据轨道的一个子集是否构成一个完整的步幅。 在子集构成一个完整的步骤的情况下，该方法可能会从二级缓存中退出该子集。 通过降级整个步骤，该方法减少了从二级缓存中恢复数据所需的磁盘操作数。 本文还公开了相应的计算机程序产品和装置。
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9.发明授权公开(公告)号：US07685476B2
公开(公告)日：2010-03-23
申请号：US11531183
申请日：2006-09-12
IPC分类号： G06F11/00
CPC分类号： G06F11/0772 , G06F11/0727 , G06F11/2089
摘要： A method of providing error notification in a storage subsystem includes writing a first defined value by a host adapter of the storage subsystem to a system management interrupt (SMI) register to generate a hardware interrupt, registering and handling the hardware interrupt by a kernel module of the storage subsystem, writing a second defined value to a shared memory location of the storage subsystem by the kernel module, and reading a shared memory offset value by the host adapter. A system for providing error notification in a storage subsystem includes a controller including a serial management interface (SMI) register subcomponent, a first processing component connected to the controller having a kernel module, and a second processing component connected to the controller executing host adapter software.
摘要翻译： 在存储子系统中提供错误通知的方法包括将存储子系统的主机适配器的第一定义值写入系统管理中断（SMI）寄存器以产生硬件中断，由内核模块注册和处理硬件中断 存储子系统，由内核模块将第二定义值写入存储子系统的共享存储器位置，以及由主机适配器读取共享存储器偏移值。 一种用于在存储子系统中提供错误通知的系统包括：控制器，包括串行管理接口（SMI）寄存器子组件，连接到具有内核模块的控制器的第一处理组件，以及连接到执行主机适配器软件的控制器的第二处理组件 。
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公开(公告)号：US07536694B2
公开(公告)日：2009-05-19
申请号：US11000705
申请日：2004-11-30
CPC分类号： G06F9/3861 , G06F9/4812
摘要： In one embodiment, a first processor of a multiprocessor system, encounters an exception and jumps to exception handler code at an architecture-defined exception vector. The processor is directed to a data structure which provides a programmable exception vector to additional exception handler code. This additional code may be executed as if it were located at the architecture-defined exception vector. Other embodiments are described and claimed.
摘要翻译： 在一个实施例中，多处理器系统的第一处理器遇到异常，并在架构定义的异常向量处跳转到异常处理程序代码。 处理器被引导到向另外的异常处理程序代码提供可编程异常向量的数据结构。 这个附加代码可能被执行，就像它位于架构定义的异常向量一样。 描述和要求保护其他实施例。
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