公开(公告)号：US08065572B2

公开(公告)日：2011-11-22

申请号：US12495158

申请日：2009-06-30

申请人： Thomas A. Ziaja ,  Murali Gala ,  Paul J. Dickinson ,  Karl P. Dahlgren ,  David L. Curwen ,  Oliver Caty ,  Steven C. Krow-Lucal ,  James C. Hunt ,  Poh-Joo Tan

发明人： Thomas A. Ziaja ,  Murali Gala ,  Paul J. Dickinson ,  Karl P. Dahlgren ,  David L. Curwen ,  Oliver Caty ,  Steven C. Krow-Lucal ,  James C. Hunt ,  Poh-Joo Tan

IPC分类号： G11C29/00 ,  G01R31/28

CPC分类号： G11C29/32 ,  G01R31/318541 ,  G11C29/50012 ,  G11C2029/3202

摘要： An integrated circuit configured for at-speed scan testing of memory arrays. The integrated circuit includes a scan chain having a plurality of serially coupled scan elements, wherein a subset of the plurality of scan elements are coupled to provide signals to a memory array. Each scan element of the subset of the plurality of scan elements includes a flip flop having a data input, and a data output coupled to a corresponding input of the memory array, and selection circuitry configured to, in an operational mode, couple a data path to the data input, and further configured to, in a scan mode, couple to the data input one of a scan input, the data output, and a complement of the data output. The scan elements of the subset support at-speed testing of a memory array coupled thereto.

摘要翻译： 一种被配置用于对存储器阵列进行高速扫描测试的集成电路。 集成电路包括具有多个串联扫描元件的扫描链，其中多个扫描元件的子集被耦合以向存储器阵列提供信号。 多个扫描元件的子集的每个扫描元件包括具有数据输入的触发器和耦合到存储器阵列的对应输入的数据输出，以及被配置为在操作模式下耦合数据路径的选择电路 并且还被配置为以扫描模式耦合到数据输入中的一个扫描输入，数据输出和数据输出的补码。 该子集的扫描元件支持与其耦合的存储器阵列的高速测试。

公开(公告)号：US20100332924A1

公开(公告)日：2010-12-30

申请号：US12495158

申请日：2009-06-30

申请人： Thomas A. Ziaja ,  Murali Gala ,  Paul J. Dickinson ,  Karl P. Dahlgren ,  David L. Curwen ,  Oliver Caty ,  Steven C. Krow-Lucal ,  James C. Hunt ,  Poh-Joo Tan

发明人： Thomas A. Ziaja ,  Murali Gala ,  Paul J. Dickinson ,  Karl P. Dahlgren ,  David L. Curwen ,  Oliver Caty ,  Steven C. Krow-Lucal ,  James C. Hunt ,  Poh-Joo Tan

IPC分类号： G11C29/04 ,  G06F11/22

CPC分类号： G11C29/32 ,  G01R31/318541 ,  G11C29/50012 ,  G11C2029/3202

摘要： An integrated circuit configured for at-speed scan testing of memory arrays. The integrated circuit includes a scan chain having a plurality of serially coupled scan elements, wherein a subset of the plurality of scan elements are coupled to provide signals to a memory array. Each scan element of the subset of the plurality of scan elements includes a flip flop having a data input, and a data output coupled to a corresponding input of the memory array, and selection circuitry configured to, in an operational mode, couple a data path to the data input, and further configured to, in a scan mode, couple to the data input one of a scan input, the data output, and a complement of the data output. The scan elements of the subset support at-speed testing of a memory array coupled thereto.

摘要翻译： 一种被配置用于对存储器阵列进行高速扫描测试的集成电路。 集成电路包括具有多个串联扫描元件的扫描链，其中多个扫描元件的子集被耦合以向存储器阵列提供信号。 多个扫描元件的子集的每个扫描元件包括具有数据输入的触发器和耦合到存储器阵列的对应输入的数据输出，以及被配置为在操作模式下耦合数据路径的选择电路 并且还被配置为以扫描模式耦合到数据输入中的一个扫描输入，数据输出和数据输出的补码。 该子集的扫描元件支持与其耦合的存储器阵列的高速测试。