公开(公告)号：US20120123724A1

公开(公告)日：2012-05-17

申请号：US12944843

申请日：2010-11-12

申请人： Thomas Buechner ,  Martin Eckert ,  Matthias Klein ,  Andreas Wagner ,  Manfred Walz ,  Gerhard Zilles

发明人： Thomas Buechner ,  Martin Eckert ,  Matthias Klein ,  Andreas Wagner ,  Manfred Walz ,  Gerhard Zilles

IPC分类号： G01R31/00 ,  H03K5/153

CPC分类号： H03K5/19 ,  G01R31/318572

摘要： Additional circuitry is included in an input cell design structure for an integrated circuit to detect and report transitions on an input that was expected to be stable, and to store that event for later analysis. Two or more modified input cells may have their error indications daisy-chained together to minimize additional routing. The storage elements may be included in a scan chain to allow for isolation of which input had the unexpected transition.

摘要翻译： 用于集成电路的输入单元设计结构中包含额外的电路，以检测和报告预期稳定的输入上的转换，并存储该事件供以后分析。 两个或多个修改的输入单元可以将其错误指示菊花链连接在一起以最小化附加路由。 存储元件可以包括在扫描链中，以允许隔离哪个输入具有意想不到的转换。

公开(公告)号：US08510072B2

公开(公告)日：2013-08-13

申请号：US12944843

申请日：2010-11-12

申请人： Thomas Buechner ,  Martin Eckert ,  Matthias Klein ,  Manfred Walz ,  Andreas Wagner ,  Gerhard Zilles

发明人： Thomas Buechner ,  Martin Eckert ,  Matthias Klein ,  Manfred Walz ,  Andreas Wagner ,  Gerhard Zilles

IPC分类号： G01R31/00 ,  G01R31/28

CPC分类号： H03K5/19 ,  G01R31/318572

摘要： Additional circuitry is included in an input cell design structure for an integrated circuit to detect and report transitions on an input that was expected to be stable, and to store that event for later analysis. Two or more modified input cells may have their error indications daisy-chained together to minimize additional routing. The storage elements may be included in a scan chain to allow for isolation of which input had the unexpected transition.

摘要翻译： 用于集成电路的输入单元设计结构中包含额外的电路，以检测和报告预期稳定的输入上的转换，并存储该事件供以后分析。 两个或多个修改的输入单元可以将其错误指示菊花链连接在一起以最小化附加路由。 存储元件可以包括在扫描链中，以允许隔离哪个输入具有意想不到的转换。

公开(公告)号：US20100017667A1

公开(公告)日：2010-01-21

申请号：US12174621

申请日：2008-07-16

申请人： Matthias Klein ,  Andreas Wagner ,  Gerhard Zilles ,  Manfred H. Walz ,  Thomas Buechner

发明人： Matthias Klein ,  Andreas Wagner ,  Gerhard Zilles ,  Manfred H. Walz ,  Thomas Buechner

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/3177

摘要： A method and circuits for monitoring and detecting an error in the static pervasive signals applied to input/output pins of an integrated circuit during functional operation of the integrated circuit. The method and circuits provide a signal signature of each of one or more groups of the static pervasive signals and then monitoring the signal signature for any change of logic level.

摘要翻译： 一种用于在集成电路的功能操作期间监视和检测施加到集成电路的输入/输出引脚的静态普及信号中的误差的方法和电路。 该方法和电路提供静态普遍信号的一个或多个组中的每一个的信号签名，然后监视逻辑电平的任何改变的信号签名。

公开(公告)号：US07913140B2

公开(公告)日：2011-03-22

申请号：US12174621

申请日：2008-07-16

申请人： Matthias Klein ,  Andreas Wagner ,  Gerhard Zilles ,  Manfred H Walz ,  Thomas Buechner

发明人： Matthias Klein ,  Andreas Wagner ,  Gerhard Zilles ,  Manfred H Walz ,  Thomas Buechner

IPC分类号： G01R31/28

CPC分类号： G01R31/3177

摘要： A method and circuits for monitoring and detecting an error in the static pervasive signals applied to input/output pins of an integrated circuit during functional operation of the integrated circuit. The method and circuits provide a signal signature of each of one or more groups of the static pervasive signals and then monitoring the signal signature for any change of logic level.

摘要翻译： 一种用于在集成电路的功能操作期间监视和检测施加到集成电路的输入/输出引脚的静态普及信号中的误差的方法和电路。 该方法和电路提供静态普遍信号的一个或多个组中的每一个的信号签名，然后监视逻辑电平的任何改变的信号签名。

公开(公告)号：US20090288046A1

公开(公告)日：2009-11-19

申请号：US12122785

申请日：2008-05-19

申请人： Rainer Dorsch ,  Marta Junginger ,  Philipp Salz ,  Andreas Wagner ,  Gerhard Zilles

发明人： Rainer Dorsch ,  Marta Junginger ,  Philipp Salz ,  Andreas Wagner ,  Gerhard Zilles

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G06F2217/14

摘要： A method for designing a circuit. The method includes (i) providing a netlist of a design and (ii) dividing the netlist into N user logics, N being a positive integer. After said dividing the netlist is performed, the N user logics in N macro test wrappers are instantiated resulting in N instantiated logics. After said instantiating the N user logics is performed, the N instantiated logics are processed. After said processing is performed, a result of said processing is back-annotated to the netlist.

摘要翻译： 一种设计电路的方法。 该方法包括（i）提供设计的网表，（ii）将网表划分为N个用户逻辑，N是正整数。 在划分网表后，N个宏测试包装器中的N个用户逻辑被实例化，导致N个实例化的逻辑。 在实例化N个用户逻辑之后，处理N个实例化的逻辑。 在执行所述处理之后，将所述处理的结果反向注释到网表。

公开(公告)号：US08001501B2

公开(公告)日：2011-08-16

申请号：US12122785

申请日：2008-05-19

申请人： Rainer Dorsch ,  Marta Junginger ,  Philipp Salz ,  Andreas Wagner ,  Gerhard Zilles

发明人： Rainer Dorsch ,  Marta Junginger ,  Philipp Salz ,  Andreas Wagner ,  Gerhard Zilles

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5045 ,  G06F2217/14

摘要： A method for designing a circuit. The method includes (i) providing a netlist of a design and (ii) dividing the netlist into N user logics, N being a positive integer. After said dividing the netlist is performed, the N user logics in N macro test wrappers are instantiated resulting in N instantiated logics. After said instantiating the N user logics is performed, the N instantiated logics are processed. After said processing is performed, a result of said processing is back-annotated to the netlist.

摘要翻译： 一种设计电路的方法。 该方法包括（i）提供设计的网表，（ii）将网表划分为N个用户逻辑，N是正整数。 在划分网表后，N个宏测试包装器中的N个用户逻辑被实例化，导致N个实例化的逻辑。 在实例化N个用户逻辑之后，处理N个实例化的逻辑。 在执行所述处理之后，将所述处理的结果反向注释到网表。

公开(公告)号：US20070038834A1

公开(公告)日：2007-02-15

申请号：US11458458

申请日：2006-07-19

申请人： Rolf Fritz ,  Andreas Koenig ,  Susan Rubow ,  Christopher Smith ,  Gerhard Zilles

发明人： Rolf Fritz ,  Andreas Koenig ,  Susan Rubow ,  Christopher Smith ,  Gerhard Zilles

IPC分类号： G06F13/28 ,  G06F12/00 ,  G06F13/00

CPC分类号： G06F13/36 ,  H04L1/1874 ,  H04L1/188 ,  H04L49/90

摘要： The present invention relates to a method, and a respective system, and computer program product for sending data packets along a predefined data path, wherein the receipt of a packet is acknowledged within a predefined time delay that was preset and tuned according to the duration of the send process via said data path. Packets that were sent along the data path are also entered into a pipeline. The pipeline is tuned to have a depth of a predetermined number of clock cycles that correlates to the predefined time delay for the receipt of an acknowledgement message. For a packet in the output registers of the pipeline it is checked if an acknowledge message for the packet was received. Otherwise the packet will be sent again. Especially, the pipeline can be used as a bus trace vehicle.

摘要翻译： 本发明涉及一种用于沿着预定义的数据路径发送数据分组的方法和相应的系统和计算机程序产品，其中在预定义的时间延迟内确认分组的接收，该预定时间延迟是根据 通过所述数据路径的发送过程。 沿数据路径发送的数据包也被输入管道。 流水线被调谐为具有预定数量的时钟周期的深度，其与用于接收确认消息的预定时间延迟相关。 对于流水线的输出寄存器中的数据包，将检查是否接收到该数据包的确认消息。 否则数据包将再次发送。 特别是管道可以作为公交车追踪车辆。

公开(公告)号：US20070022231A1

公开(公告)日：2007-01-25

申请号：US11458504

申请日：2006-07-19

申请人： Rolf Fritz ,  Andreas Koenig ,  Susan Rubow ,  Christopher Smith ,  Gerhard Zilles

发明人： Rolf Fritz ,  Andreas Koenig ,  Susan Rubow ,  Christopher Smith ,  Gerhard Zilles

IPC分类号： G06F5/00

CPC分类号： G06F5/065

摘要： The present invention relates to a method and system for transferring a stream of data from a first higher-speed subsystem of a computer to a plurality of lower speed subsystems, wherein the stream is structured in a sequence of blocks of different bit length, and a block is to be transferred to a specific one of said lower-speed subsystems. A corresponding method uses a queue for buffering the data, which includes control bits [c], [u], [k] to encode the further processing relevant for the association of the data block with a specific one of said lower-speed subsystems, when the queue entry is decoded at the output register of the queue.

摘要翻译： 本发明涉及一种用于将数据流从计算机的第一高速子系统传送到多个较低速度子系统的方法和系统，其中流以不同位长的块的顺序被构造，并且 块被传送到所述低速子系统中的特定的一个。 相应的方法使用用于缓冲数据的队列，其包括控制位[c]，[u]，[k]来编码与数据块与特定的所述较低速子系统的关联相关的进一步处理， 当队列条目在队列的输出寄存器被解码时。

公开(公告)号：US20050060454A1

公开(公告)日：2005-03-17

申请号：US10895654

申请日：2004-07-21

申请人： Juergen Haess ,  Ingemar Holm ,  Hartmut Ulland ,  Gerhard Zilles

发明人： Juergen Haess ,  Ingemar Holm ,  Hartmut Ulland ,  Gerhard Zilles

IPC分类号： G06F13/00 ,  G06F13/364

CPC分类号： G06F13/364

摘要： The invention provides a method of transmitting data via a bus system coupling a plurality of bus participants with an arbitration procedure for the plurality of bus participants. The invention further enables bus arbitration during a first transmission since that the bus can be granted for a second transmission following the first transmission without wasting bus cycles. This is accomplished by determining the number of cycles remaining for the first transmission according to memory boundary and transmission packet boundary conditions.

摘要翻译： 本发明提供了一种经由总线系统发送数据的方法，该总线系统将多个总线参与者与多个总线参与者的仲裁程序相结合。 本发明还允许在第一次传输期间的总线仲裁，因为总线可以在第一次传输之后被授权用于第二次传输，而不浪费总线周期。 这是通过根据存储器边界和传输分组边界条件确定第一次传输剩余的周期数来实现的。

公开(公告)号：US5321706A

公开(公告)日：1994-06-14

申请号：US719456

申请日：1991-06-24

申请人： Ingemar Holm ,  Helmut Kohler ,  Peter Mannherz ,  Norbert Schumacher ,  Gerhard Zilles

发明人： Ingemar Holm ,  Helmut Kohler ,  Peter Mannherz ,  Norbert Schumacher ,  Gerhard Zilles

IPC分类号： G06F12/16 ,  G06F11/10 ,  G06F11/00

CPC分类号： G06F11/1016 ,  G06F2201/88

摘要： A circuit for checking the memory array address and contents is described. The circuit consists of at least one write address counter (120) and at least one read address counter (130). Before a data word is read into the array, each of its check bits are XORed with one bit of the address location at which the word is to be written. On reading out the word, the check bits are again XORed with the bits of the address location to restore their original value and the parity of the data word is checked. If the parity is found to be incorrect then it is known that an error has occurred either on reading in or reading out and the appropriate action can be taken.

摘要翻译： 描述用于检查存储器阵列地址和内容的电路。 电路由至少一个写地址计数器（120）和至少一个读地址计数器（130）组成。 在将数据字读入阵列之前，其每个校验位与要写入该字的地址位置的一位进行异或运算。 在读出该字时，校验位将再次与地址位置的位进行异或，以恢复其原始值，并检查数据字的奇偶校验。 如果发现奇偶校验是不正确的，则知道在读入或读出时发生错误，并且可以采取适当的操作。