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    Communications subsystem idle link state detector
    2.
    发明授权
    Communications subsystem idle link state detector 失效
    通信子系统空闲链路状态检测器

    公开(公告)号：US4379340A

    公开(公告)日：1983-04-05

    申请号：US194698

    申请日：1980-10-06

    申请人： Thomas O. Holtey ,  Richard P. Kelly ,  Steven S. Noyes ,  James C. Raymond

    发明人： Thomas O. Holtey ,  Richard P. Kelly ,  Steven S. Noyes ,  James C. Raymond

    IPC分类号： G06F13/12 ,  G06F13/38 ,  G06F3/04

    CPC分类号： G06F13/385 ,  G06F13/12

    摘要： A data processing system includes a communications subsystem communicating with a number of devices. A counter monitors the communication line to detect when a communication line goes idle, that is at least 15 successive binary ONE bits appear on the line for the bit oriented protocol mode. The counter advances on successive binary ONE bits and is forced to a hexadecimal ZERO in response to a binary ZERO. If the counter reaches a count of hexadecimal F (decimal 15) a carry signal from the counter prevents the counter from advancing and initiates an idle link state.

    摘要翻译： 数据处理系统包括与许多设备通信的通信子系统。 计数器监视通信线路，以检测通信线路何时空闲，即面向协议模式的线路上至少有15个连续的二进制1位出现。 计数器在连续的二进制1位上前进，并响应二进制零而被强制为十六进制零。 如果计数器达到十六进制F（十进制15）的计数，则来自计数器的进位信号防止计数器前进并发起空闲链路状态。

    Data processing system having apparatus in a communications subsystem for establishing byte synchronization
    3.
    发明授权
    Data processing system having apparatus in a communications subsystem for establishing byte synchronization 失效
    数据处理系统具有用于建立字节同步的通信子系统中的装置

    公开(公告)号：US4405979A

    公开(公告)日：1983-09-20

    申请号：US194495

    申请日：1980-10-06

    申请人： Thomas O. Holtey ,  Steven S. Noyes ,  James C. Raymond

    发明人： Thomas O. Holtey ,  Steven S. Noyes ,  James C. Raymond

    IPC分类号： H04L29/02 ,  G06F13/00 ,  H04L7/04 ,  G06F3/04

    CPC分类号： H04L7/042

    摘要： A data processing system having a communications subsystem operating in a byte control protocol mode includes apparatus for establishing byte synchronization between the data circuit terminating equipment (DCE) and the communications subsystem. The apparatus includes a flop for receiving a stream of predetermined binary bits, a counter generating count signals indicative of the number of binary bits between a byte timing signal from the DCE and the last binary ONE bit of the last byte containing all binary ONE bits, a shift register for the serial shifting of the transmitted data bits and a multiplexer responsive to the count signals for selecting the shift register terminal, thereby timing the byte timing signal to the binary bit stream of data bits, including bytes of all binary ONE bits and a byte of all binary ZERO bits, followed by bytes of data bits.

    摘要翻译： 具有以字节控制协议模式操作的通信子系统的数据处理系统包括用于在数据电路终端设备（DCE）和通信子系统之间建立字节同步的装置。 该装置包括用于接收预定二进制位流的触发器，计数器产生指示来自DCE的字节定时信号与包含所有二进制1位的最后字节的最后二进制1位之间的二进制位数的计数信号， 用于串行移位发送数据位的移位寄存器和响应于用于选择移位寄存器端子的计数信号的多路复用器，从而将字节定时信号定时到数据位的二进制位流，包括所有二进制1位的字节， 所有二进制零位的字节，后跟数据位的字节。

    Broadband high level data link communication line adapter
    5.
    发明授权
    Broadband high level data link communication line adapter 失效
    宽带高级数据链路通信线路适配器

    公开(公告)号：US4261035A

    公开(公告)日：1981-04-07

    申请号：US79961

    申请日：1979-09-28

    申请人： James C. Raymond

    发明人： James C. Raymond

    IPC分类号： H04L29/02 ,  G06F13/00 ,  G06F13/12 ,  G06F13/38 ,  H04L1/00 ,  H04L29/10 ,  G06F3/00 ,  G06F11/00

    CPC分类号： H04L1/0057 ,  G06F13/124 ,  G06F13/128 ,  G06F13/385

    摘要： A hardware/firmware communication line adapter for interfacing a communication processor to a broadband high level data link communication channel. Transmit and receive data and control characters received either from the processor or from a communication channel device are processed under the control of the adapter firmware to effectuate CRC checking, byte size control, extended and variable field format control, partial last byte control, and block transfer control functions on the transmitted/received data stream. First-in-first-out (FIFO) buffer memories are employed in the transmit circuits to queue a frame of transmit data and control characters at the adapter whereby the communication processor/adapter interface control is simplified. Similarly, a FIFO buffer is employed in the receive circuits to reduce the frequency of receive interrupts and to enable block transfer of received data to the processor.

    摘要翻译： 一种硬件/固件通信线路适配器，用于将通信处理器与宽带高级数据链路通信信道进行接口。 从处理器或通信信道设备接收的发送和接收数据和控制字符在适配器固件的控制下进行处理，以实现CRC校验，字节大小控制，扩展和可变字段格式控制，部分最后字节控制和块 在发送/接收的数据流上传输控制功能。 在发送电路中采用先进先出（FIFO）缓冲存储器来排队适配器处的发送数据和控制字符的帧，从而简化通信处理器/适配器接口控制。 类似地，在接收电路中采用FIFO缓冲器来降低接收中断的频率，并且使接收的数据能够块传送到处理器。

    Simulator for bit and byte synchronized data network
    6.
    发明授权
    Simulator for bit and byte synchronized data network 失效
    用于位和字节同步数据网络的模拟器

    公开(公告)号：US4247941A

    公开(公告)日：1981-01-27

    申请号：US053109

    申请日：1979-06-28

    申请人： James C. Raymond

    发明人： James C. Raymond

    IPC分类号： H04L25/02 ,  G06F13/00 ,  H04L7/04 ,  H04L12/26 ,  H04L29/14 ,  G06F11/30

    CPC分类号： H04L43/50 ,  H04L12/2697

    摘要： A data communication simulator system wherein the basic operational conditions of a bit and byte synchronized data network may be simulated by generation of a bit timing signal, a byte timing signal, data signals, and control and status indication signals. Manual as well as automatic testing modes are provided, the manual mode including a signal stepping control arranged to enable either full or half cycle operation.

    摘要翻译： 一种数据通信仿真器系统，其中可以通过产生比特定时信号，字节定时信号，数据信号以及控制和状态指示信号来模拟比特和字节同步数据网络的基本操作条件。 提供了手动以及自动测试模式，手动模式包括一个信号步进控制，可以进行全周期或半周期操作。