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    Interconnects using self-timed time-division multiplexed bus
    1.
    发明授权
    Interconnects using self-timed time-division multiplexed bus 有权
    互连使用自定时分复用总线

    公开(公告)号：US08503482B2

    公开(公告)日：2013-08-06

    申请号：US13123124

    申请日：2008-11-19

    申请人： Ting Zhou ,  Robin J. Tang ,  Ephrem C. Wu ,  Tezaswi Raja

    发明人： Ting Zhou ,  Robin J. Tang ,  Ephrem C. Wu ,  Tezaswi Raja

    IPC分类号： H04J3/00 ,  H04J3/06

    CPC分类号： G06F13/4221 ,  Y02D10/14 ,  Y02D10/151

    摘要： A method of sending signals, including data and timing information, between transportation units on a communication bus of an integrated circuit, by generating clock triggers for every transportation unit on the bus, thereby initiating each preceding one of the transportation units to start sending the signals in a wave-front to an adjacent succeeding one of the transportation units, where the wave-front is initiated at each of the transportation units at a common point in time, and every transportation unit applying a timing adjustment to at least one of the data and timing information that it receives in the signals from the preceding transportation unit, to at least one of (1) capture the data from the preceding transportation unit, (2) relay the data without modification from the preceding transportation unit to the succeeding transportation unit on the communication bus, and (3) load new data to the communication bus, with updated timing information in a succeeding wave-front.

    摘要翻译： 一种在集成电路的通信总线上的传送单元之间发送信号（包括数据和定时信息）的方法，通过为总线上的每个传送单元生成时钟触发，从而启动每个前一个传输单元以开始发送信号 在相邻的后一个运输单元的波前，其中波前在公共时间点在每个运输单元处开始，并且每个运输单元对至少一个数据施加定时调整 （1）捕获来自前一个运输单元的数据中的至少一个，（2）将来自前一个运输单元的数据从前一个运输单元传送到后续运输单元 在通信总线上，以及（3）将新数据加载到通信总线，并在随后的波前更新定时信息。

    Interconnects using Self-timed Time-Division Multiplexed Bus
    2.
    发明申请
    Interconnects using Self-timed Time-Division Multiplexed Bus 有权
    互连使用自定时分复用总线

    公开(公告)号：US20110211582A1

    公开(公告)日：2011-09-01

    申请号：US13123124

    申请日：2008-11-19

    申请人： Ting Zhou ,  Robin J. Tang ,  Ephrem C. Wu ,  Tezaswi Raja

    发明人： Ting Zhou ,  Robin J. Tang ,  Ephrem C. Wu ,  Tezaswi Raja

    IPC分类号： H04J3/06 ,  H04L12/56

    CPC分类号： G06F13/4221 ,  Y02D10/14 ,  Y02D10/151

    摘要： A method of sending signals, including data and timing information, between transportation units on a communication bus of an integrated circuit, by generating clock triggers for every transportation unit on the bus, thereby initiating each preceding one of the transportation units to start sending the signals in a wave-front to an adjacent succeeding one of the transportation units, where the wave-front is initiated at each of the transportation units at a common point in time, and every transportation unit applying a timing adjustment to at least one of the data and timing information that it receives in the signals from the preceding transportation unit, to at least one of (1) capture the data from the preceding transportation unit, (2) relay the data without modification from the preceding transportation unit to the succeeding transportation unit on the communication bus, and (3) load new data to the communication bus, with updated timing information in a succeeding wave-front.

    摘要翻译： 一种在集成电路的通信总线上的传送单元之间发送信号（包括数据和定时信息）的方法，通过为总线上的每个传送单元生成时钟触发，从而启动每个前一个传输单元以开始发送信号 在相邻的后一个运输单元的波前，其中波前在公共时间点在每个运输单元处开始，并且每个运输单元对至少一个数据施加定时调整 （1）捕获来自前一个运输单元的数据中的至少一个，（2）将来自前一个运输单元的数据从前一个运输单元传送到后续运输单元 在通信总线上，以及（3）将新数据加载到通信总线，并在随后的波前更新定时信息。

    Two-port memory capable of simultaneous read and write
    3.
    发明授权
    Two-port memory capable of simultaneous read and write 有权
    双端口存储器，能够同时读写

    公开(公告)号：US08959291B2

    公开(公告)日：2015-02-17

    申请号：US12974943

    申请日：2010-12-21

    申请人： Ting Zhou

    发明人： Ting Zhou

    IPC分类号： G06F12/08 ,  G11C8/16 ,  G06F12/06 ,  G11C7/10

    CPC分类号： G11C8/16 ,  G06F12/06 ,  G11C7/1075 ,  Y02D10/13

    摘要： Described embodiments provide a multi-port memory system that has a plurality of memory banks and an equal number of mapping memory banks, each one of the data memory banks corresponding to one of the mapping memory banks. The multi-port memory reads, from one of the mapping memory banks selected by a read logical bank number, a read physical bank number identifying which one of the data memory banks data is to be read. The memory system also calculates, from at least one physical bank number read from the mapping memory banks other than the mapping memory bank selected by the read logical bank number, a write physical bank number indicating which one of the data memory banks is to be written. The calculation uses a hash of the physical bank numbers, such as by using an Exclusive-OR. This arrangement allows for simultaneous read/write access of the memory with fixed latency.

    摘要翻译： 描述的实施例提供一种多端口存储器系统，该多端口存储器系统具有多个存储器组和相等数目的映射存储器组，每个数据存储器库对应于一个映射存储器组。 多端口存储器从由读取的逻辑库号选择的映射存储体之一读取识别要读取哪个数据存储体数据的读取物理库号。 存储器系统还从从读取的逻辑库号选择的映射存储体之外的映射存储体读取的至少一个物理存储体号计算指示要写入哪个数据存储器组的写入物理存储体号 。 计算使用物理库号的散列，例如使用“异或”。 这种安排允许以固定的延迟同时对存储器进行读/写访问。

    System for verifying an item in a package using a database
    4.
    发明授权
    System for verifying an item in a package using a database 有权
    使用数据库验证包中的项目的系统

    公开(公告)号：US08881972B2

    公开(公告)日：2014-11-11

    申请号：US13158251

    申请日：2011-06-10

    申请人： Michael P. O'Neill ,  Peter Pearson ,  Ting Zhou ,  Timothy Learmonth

    发明人： Michael P. O'Neill ,  Peter Pearson ,  Ting Zhou ,  Timothy Learmonth

    IPC分类号： G06F17/00 ,  G06Q10/08

    CPC分类号： G06Q30/0185 ,  G06K7/10 ,  G06K2007/10504 ,  G06Q10/08

    摘要： A system for verifying an item in a package using a database comprises a database and a verifier. A package producer provides the database with an identifier for one or more items each of a type, wherein the package producer produces a package, where the package includes the one or more items each of the type with an associated one or more selected tag identifiers that are placed in a location on an item of the one or more items. The verifier verifies the one or more items of the type using 1) the associated one or more selected tag identifiers as detected using a spectral measurement or 2) a tag characteristic as detected using an imager, and 3) the identifier retrieved from the database.

    摘要翻译： 用于使用数据库验证包中的项的系统包括数据库和验证器。 包生成器为数据库提供一个或多个项目的标识符，每个项目的类型为每个，其中包生产者生产包，其中包装包括具有相关联的一个或多个所选标签标识符的每个类型的一个或多个项目， 被放置在一个或多个项目的项目上的位置。 验证者使用1）使用频谱测量检测到的相关联的一个或多个选择的标签标识符来验证该类型的一个或多个项目，或者2）使用成像器检测到的标签特征，以及3）从数据库检索的标识符。

    Producing a microtag identifier
    7.
    发明授权
    Producing a microtag identifier 有权
    生成微标签标识符

    公开(公告)号：US08453929B2

    公开(公告)日：2013-06-04

    申请号：US12966887

    申请日：2010-12-13

    申请人： Timothy Learmonth ,  Ting Zhou

    发明人： Timothy Learmonth ,  Ting Zhou

    IPC分类号： G06K7/14

    CPC分类号： G06K5/00 ,  G06K7/14 ,  G06K7/1408 ,  G06K7/1417 ,  G06K19/06 ,  G06K19/06037 ,  G06K19/06075 ,  G06K19/06159

    摘要： A system for producing rugate tags comprises a processor and an etcher. The processor is configured to determine an identifying data value. The etcher is for producing an identifier. The identifier comprises a rugate phase tag. The rugate phase tag encodes the identifying data value at least in part using a calculated rugate phase information.

    摘要翻译： 用于生产耐候标签的系统包括处理器和蚀刻器。 处理器被配置为确定识别数据值。 蚀刻器用于生成标识符。 标识符包括一个崎岖的相位标签。 崎岖的相位标签至少部分地使用计算的遏制相位信息来编码识别数据值。

    High speed packet FIFO input buffers for switch fabric with speedup and retransmit
    8.
    发明授权
    High speed packet FIFO input buffers for switch fabric with speedup and retransmit 失效
    用于交换结构的高速分组FIFO输入缓冲区，具有加速和重传

    公开(公告)号：US08243737B2

    公开(公告)日：2012-08-14

    申请号：US12729226

    申请日：2010-03-22

    申请人： Ting Zhou ,  Sheng Liu ,  Ephrem Wu

    发明人： Ting Zhou ,  Sheng Liu ,  Ephrem Wu

    IPC分类号： H04L12/28 ,  H04L12/56

    CPC分类号： H04L49/10

    摘要： Described embodiments provide a first-in, first-out (FIFO) buffer for packet switching in a crossbar switch with a speedup factor of m. The FIFO buffer comprises a plurality of registers configured to receive N-bit portions of data in packets and a plurality of one-port memories, each having width W segmented into S portions a width W/S. A first logic module is coupled to the registers and the one-port memories and receives the N-bit portions of data in and the outputs of the registers. A second logic module coupled to the one-port memories constructs data out read from the one-port memories. In a sequence of clock cycles, the N-bit data portions are alternately transferred from the first logic module to a segment of the one-port memories, and, for each clock cycle, the second logic module constructs the data out packet with output width based on the speedup factor of m.

    摘要翻译： 所描述的实施例提供了具有加速因子m的交叉开关中的分组交换的先入先出（FIFO）缓冲器。 FIFO缓冲器包括多个寄存器，其被配置为接收分组中的数据的N位部分和多个单端口存储器，每个存储器的宽度W分割成宽度W / S的S个部分。 第一逻辑模块耦合到寄存器和单端口存储器并且接收数据的N位部分和寄存器的输出。 耦合到单端口存储器的第二逻辑模块构造从单端口存储器读出的数据。 在时钟周期的顺序中，N位数据部分从第一逻辑模块交替地传送到单端口存储器的一段，并且对于每个时钟周期，第二逻辑模块以输出宽度构建数据输出数据包 基于m的加速因子。

    Media type detection using a lock indicator
    9.
    发明授权
    Media type detection using a lock indicator 有权
    使用锁定指示器进行介质类型检测

    公开(公告)号：US08018805B2

    公开(公告)日：2011-09-13

    申请号：US11314883

    申请日：2005-12-21

    申请人： Jorge Licona Nunez ,  Ju Hi Hong ,  Ting Zhou ,  I-Scheng Chuang

    发明人： Jorge Licona Nunez ,  Ju Hi Hong ,  Ting Zhou ,  I-Scheng Chuang

    IPC分类号： G11B5/55 ,  G11B7/00

    CPC分类号： G11B19/125 ,  G11B7/0053 ,  G11B2007/0006

    摘要： A method for detecting a media type of an optical disc system comprising the steps of (A) checking for a first wobble signal associated with a first media type, (B) if step (A) detects the first wobble signal, operating the optical disc system as the first media type, (C) checking for a second wobble signal associated with a second media type, and (D) if step (C) detects the second wobble signal, operating the optical disc system as the second media type.

    摘要翻译： 一种用于检测光盘系统的媒体类型的方法，包括以下步骤：（A）检查与第一媒体类型相关联的第一摆动信号，（B）如果步骤（A）检测到第一摆动信号，则操作光盘 系统作为第一媒体类型，（C）检查与第二媒体类型相关联的第二摆动信号，以及（D）如果步骤（C）检测到第二摆动信号，则操作光盘系统作为第二媒体类型。

    Buffered Crossbar Switch System
    10.
    发明申请
    Buffered Crossbar Switch System 有权
    缓冲交叉开关系统

    公开(公告)号：US20100272117A1

    公开(公告)日：2010-10-28

    申请号：US12430438

    申请日：2009-04-27

    申请人： Ephrem Wu ,  Ting Zhou ,  Steven Pollack

    发明人： Ephrem Wu ,  Ting Zhou ,  Steven Pollack

    IPC分类号： H04L12/56

    CPC分类号： H04L49/254 ,  H04L49/101 ,  H04L49/252 ,  H04L49/3027 ,  H04L49/3045 ,  H04L49/508 ,  H04Q3/0004 ,  H04Q2213/1302 ,  H04Q2213/1304 ,  H04Q2213/13076 ,  H04Q2213/13103 ,  H04Q2213/13322

    摘要： Described embodiments provide for transfer of data between data modules. At least two crossbar switches are employed, where input nodes and output nodes of each crossbar switch are coupled to corresponding data modules. The ith crossbar switch has an Ni-input by Mi-output switch fabric, wherein Ni and Mi are positive integers greater than one. Each crossbar switch includes an input buffer at each input node, a crosspoint buffer at each crosspoint of the switch fabric, and an output buffer at each output node. The input buffer has an arbiter that reads data packets from the input buffer according to a first scheduling algorithm. An arbiter reads data packets from a crosspoint buffer queue according to a second scheduling algorithm. The output node receives segments of data packets provided from one or more corresponding crosspoint buffers.

    摘要翻译： 描述的实施例提供数据模块之间的数据传输。 使用至少两个交叉开关，其中每个交叉开关的输入节点和输出节点耦合到对应的数据模块。 第i个交叉开关具有Mi输出开关结构的Ni输入，其中Ni和Mi是大于1的正整数。 每个交叉开关包括每个输入节点处的输入缓冲器，交换结构的每个交叉点处的交叉点缓冲器，以及每个输出节点处的输出缓冲器。 输入缓冲器具有根据第一调度算法从输入缓冲器读取数据分组的仲裁器。 仲裁器根据第二调度算法从交叉点缓冲队列读取数据包。 输出节点接收从一个或多个相应的交叉点缓冲器提供的数据分组段。