公开(公告)号：US6026461A

公开(公告)日：2000-02-15

申请号：US208139

申请日：1998-12-09

申请人： William F. Baxter ,  Robert G. Gelinas ,  James M. Guyer ,  Dan R. Huck ,  Michael F. Hunt ,  David L. Keating ,  Jeff S. Kimmell ,  Phil J. Roux ,  Liz M. Truebenbach ,  Rob P. Valentine ,  Pat J. Weiler ,  Joseph Cox ,  Barry E. Gillott ,  Andrea Heyda ,  Rob J. Pike ,  Tom V. Radogna ,  Art A. Sherman ,  Michael Sporer ,  Doug J. Tucker ,  Simon N. Yeung

发明人： William F. Baxter ,  Robert G. Gelinas ,  James M. Guyer ,  Dan R. Huck ,  Michael F. Hunt ,  David L. Keating ,  Jeff S. Kimmell ,  Phil J. Roux ,  Liz M. Truebenbach ,  Rob P. Valentine ,  Pat J. Weiler ,  Joseph Cox ,  Barry E. Gillott ,  Andrea Heyda ,  Rob J. Pike ,  Tom V. Radogna ,  Art A. Sherman ,  Michael Sporer ,  Doug J. Tucker ,  Simon N. Yeung

IPC分类号： G06F11/20 ,  G06F1/04 ,  G06F11/22 ,  G06F11/267 ,  G06F12/08 ,  G06F13/36 ,  G06F13/14

CPC分类号： G06F11/2289 ,  G06F11/22 ,  G06F11/267 ,  G06F12/0813 ,  G06F13/36 ,  G06F2212/2542

摘要： A very fast, memory efficient, highly expandable, highly efficient CCNUMA processing system based on a hardware architecture that minimizes system bus contention, maximizes processing forward progress by maintaining strong ordering and avoiding retries, and implements a full-map directory structure cache coherency protocol. A Cache Coherent Non-Uniform Memory Access (CCNUMA) architecture is implemented in a system comprising a plurality of integrated modules each consisting of a motherboard and two daughterboards. The daughterboards, which plug into the motherboard, each contain two Job Processors (JPs), cache memory, and input/output (I/O) capabilities. Located directly on the motherboard are additional integrated I/O capabilities in the form of two Small Computer System Interfaces (SCSI) and one Local Area Network (LAN) interface. The motherboard includes main memory, a memory controller (MC) and directory DRAMs for cache coherency. The motherboard also includes GTL backpanel interface logic, system clock generation and distribution logic, and local resources including a micro-controller for system initialization. A crossbar switch connects the various logic blocks together. A fully loaded motherboard contains 2 JP daughterboards, two PCI expansion boards, and up to 512 MB of main memory. Each daughterboard contains two 50 MHz Motorola 88110 JP complexes, having an associated 88410 cache controller and 1 MB Level 2 Cache. A single 16 MB third level write-through cache is also provided and is controlled by a third level cache controller.

摘要翻译： 基于硬件体系结构的非常快速，高效，高度可扩展，高效率的CCNUMA处理系统，可最大限度地减少系统总线争用，通过维护强大的排序和避免重试来最大化处理进度，并实现全映射目录结构高速缓存一致性协议。 缓存相干非均匀存储器访问（CCNUMA）架构在包括由主板和两个子板组成的多个集成模块的系统中实现。 插入主板的子板每个都包含两个作业处理器（JP），高速缓存和输入/输出（I / O）功能。 直接位于主板上的是两个小型计算机系统接口（SCSI）和一个局域网（LAN）接口形式的附加集成I / O功能。 主板包括主存储器，存储器控制器（MC）和用于高速缓存一致性的目录DRAM。 主板还包括GTL背板接口逻辑，系统时钟生成和分配逻辑，以及包括用于系统初始化的微控制器的本地资源。 交叉开关将各种逻辑块连接在一起。 一个完整的主板包含2个JP子板，2个PCI扩展板和最多512 MB的主内存。 每个子板包含两个50MHz的Motorola 88110 JP复合体，具有相关联的88410缓存控制器和1MB 2级缓存。 还提供单个16 MB的第三级直写缓存，并由第三级缓存控制器控制。

公开(公告)号：US5887146A

公开(公告)日：1999-03-23

申请号：US695556

申请日：1996-08-12

申请人： William F. Baxter ,  Robert G. Gelinas ,  James M. Guyer ,  Dan R. Huck ,  Michael F. Hunt ,  David L. Keating ,  Jeff S. Kimmell ,  Phil J. Roux ,  Liz M. Truebenbach ,  Rob P. Valentine ,  Pat J. Weiler ,  Joseph Cox ,  Barry E. Gillott ,  Andrea Heyda ,  Rob J. Pike ,  Tom V. Radogna ,  Art A. Sherman ,  Michael Sporer ,  Doug J. Tucker ,  Simon N. Yeung

发明人： William F. Baxter ,  Robert G. Gelinas ,  James M. Guyer ,  Dan R. Huck ,  Michael F. Hunt ,  David L. Keating ,  Jeff S. Kimmell ,  Phil J. Roux ,  Liz M. Truebenbach ,  Rob P. Valentine ,  Pat J. Weiler ,  Joseph Cox ,  Barry E. Gillott ,  Andrea Heyda ,  Rob J. Pike ,  Tom V. Radogna ,  Art A. Sherman ,  Michael Sporer ,  Doug J. Tucker ,  Simon N. Yeung

IPC分类号： G06F11/20 ,  G06F1/04 ,  G06F11/22 ,  G06F11/267 ,  G06F12/08 ,  G06F13/36 ,  G06F13/00 ,  G06F1/12

CPC分类号： G06F11/2289 ,  G06F11/22 ,  G06F11/267 ,  G06F12/0813 ,  G06F13/36 ,  G06F2212/2542

摘要： A very fast, memory efficient, highly expandable, highly efficient CCNUMA processing system based on a hardware architecture that minimizes system bus contention, maximizes processing forward progress by maintaining strong ordering and avoiding retries, and implements a full-map directory structure cache coherency protocol. A Cache Coherent Non-Uniform Memory Access (CCNUMA) architecture is implemented in a system comprising a plurality of integrated modules each consisting of a motherboard and two daughterboards. The daughterboards, which plug into the motherboard, each contain two Job Processors (JPs), cache memory, and input/output (I/O) capabilities. Located directly on the motherboard are additional integrated I/O capabilities in the form of two Small Computer System Interfaces (SCSI) and one Local Area Network (LAN) interface. The motherboard includes main memory, a memory controller (MC) and directory DRAMs for cache coherency. The motherboard also includes GTL backpanel interface logic, system clock generation and distribution logic, and local resources including a micro-controller for system initialization. A crossbar switch connects the various logic blocks together. A fully loaded motherboard contains 2 JP daughterboards, two PCI expansion boards, and up to 512 MB of main memory. Each daughterboard contains two 50 MHz Motorola 88110 JP complexes, having an associated 88410 cache controller and 1 MB Level 2 Cache. A single 16 MB third level write-through cache is also provided and is controlled by a third level cache controller.

摘要翻译： 基于硬件体系结构的非常快速，高效，高度可扩展，高效率的CCNUMA处理系统，可最大限度地减少系统总线争用，通过维护强大的排序和避免重试来最大化处理进度，并实现全映射目录结构高速缓存一致性协议。 缓存相干非均匀存储器访问（CCNUMA）架构在包括由主板和两个子板组成的多个集成模块的系统中实现。 插入主板的子板每个都包含两个作业处理器（JP），高速缓存和输入/输出（I / O）功能。 直接位于主板上的是两个小型计算机系统接口（SCSI）和一个局域网（LAN）接口形式的附加集成I / O功能。 主板包括主存储器，存储器控制器（MC）和用于高速缓存一致性的目录DRAM。 主板还包括GTL背板接口逻辑，系统时钟生成和分配逻辑，以及包括用于系统初始化的微控制器的本地资源。 交叉开关将各种逻辑块连接在一起。 一个完整的主板包含2个JP子板，2个PCI扩展板和最多512 MB的主内存。 每个子板包含两个50MHz的Motorola 88110 JP复合体，具有相关联的88410缓存控制器和1MB 2级缓存。 还提供单个16 MB的第三级直写缓存，并由第三级缓存控制器控制。

公开(公告)号：US6122756A

公开(公告)日：2000-09-19

申请号：US11721

申请日：1998-02-10

申请人： William F. Baxter ,  Robert G. Gelinas ,  James M. Guyer ,  Dan R. Huck ,  Michael F. Hunt ,  David L. Keating ,  Jeff S. Kimmell ,  Phil J. Roux ,  Liz M. Truebenbach ,  Rob P. Valentine ,  Pat J. Weiler ,  Joseph Cox ,  Barry E. Gillott ,  Andrea Heyda ,  Rob J. Pike ,  Tom V. Radogna ,  Art A. Sherman ,  Micheal Sporer ,  Doug J. Tucker ,  Simon N. Yeung

发明人： William F. Baxter ,  Robert G. Gelinas ,  James M. Guyer ,  Dan R. Huck ,  Michael F. Hunt ,  David L. Keating ,  Jeff S. Kimmell ,  Phil J. Roux ,  Liz M. Truebenbach ,  Rob P. Valentine ,  Pat J. Weiler ,  Joseph Cox ,  Barry E. Gillott ,  Andrea Heyda ,  Rob J. Pike ,  Tom V. Radogna ,  Art A. Sherman ,  Micheal Sporer ,  Doug J. Tucker ,  Simon N. Yeung

IPC分类号： G06F11/20 ,  G06F1/04 ,  G06F11/22 ,  G06F11/267 ,  G06F12/08 ,  G06F13/36 ,  G06F11/00

CPC分类号： G06F11/2289 ,  G06F11/22 ,  G06F11/267 ,  G06F12/0813 ,  G06F13/36 ,  G06F2212/2542

摘要： A high availability computer system and methodology including a backplane, having at least one backplane communication bus and a diagnostic bus, a plurality of motherboards, each interfacing to the diagnostic bus. Each motherboard also includes a memory system including main memory distributed among the plurality of motherboards and a memory controller module for accessing said main memory interfacing to said motherboard communication bus. Each motherboard also includes at least one daughterboard, detachably connected to thereto. The motherboard further includes a backplane diagnostic bus interface mechanism interfacing each of the motherboards to the backplane diagnostic bus; a microcontroller for processing information and providing outputs and a test bus controller mechanism including registers therein. The system further includes a scan chain that electrically interconnects functionalities mounted on each motherboard and each of the at least one daughter board to the test bus controller; and an applications program for execution with said microcontroller. The applications program including instructions and criteria to automatically test the functionalities and electrical connections and interconnections, to automatically determine the presence of one or more faulted components and to automatically functionally remove the faulted component(s) from the computer system. Also featured is a balanced clock tree circuit that automatically and selectively supplies certain clock pulses to the logical flip/flops of an ASIC. The system further includes redundant clock generation and distribution circuitry that automatically fails to the redundant clock circuitry in the event of a failure of the normal clock source.

摘要翻译： PCT No.PCT / US96 / 13742 Sec。 371日期1998年2月10日 102（e）1998年2月10日PCT PCT 1996年8月14日PCT公布。 公开号WO97 / 07457 日期1997年2月27日一种高可用性计算机系统和方法，包括背板，具有至少一个底板通信总线和诊断总线，多个主板，每个与诊断总线接口。 每个主板还包括包括分配在多个母板中的主存储器的存储器系统和用于访问与所述主板通信总线接口的所述主存储器的存储器控​​制器模块。 每个主板还包括至少一个子板，可拆卸地连接到其上。 主板还包括背板诊断总线接口机构，将每个主板接口连接到背板诊断总线; 用于处理信息并提供输出的微控制器和包括其中的寄存器的测试总线控制器机构。 该系统还包括扫描链，其将安装在每个主板上的功能和至少一个子板中的每一个电互连到测试总线控制器; 以及用于与所述微控制器执行的应用程序。 应用程序包括自动测试功能和电气连接和互连的指令和标准，以自动确定一个或多个故障组件的存在并自动从计算机系统功能地移除故障组件。 还有一个平衡时钟树电路，可自动选择性地向ASIC的逻辑触发器提供某些时钟脉冲。 该系统还包括在正常时钟源故障的情况下自动地对冗余时钟电路故障的冗余时钟产生和分配电路。