公开(公告)号：US08621406B2

公开(公告)日：2013-12-31

申请号：US13416642

申请日：2012-03-09

申请人： Cheok-Kei Lei ,  Yi-Tang Lin ,  Hsiao-Hui Chen ,  Yu-Ning Chang ,  Shu-Yu Chen ,  Chien-Wen Chen ,  Chih-Sheng Chang ,  Clement Hsingjen Wann

发明人： Cheok-Kei Lei ,  Yi-Tang Lin ,  Hsiao-Hui Chen ,  Yu-Ning Chang ,  Shu-Yu Chen ,  Chien-Wen Chen ,  Chih-Sheng Chang ,  Clement Hsingjen Wann

IPC分类号： G06F17/50

CPC分类号： H01L27/0207 ,  G06F17/5068 ,  H01L21/823821

摘要： A method for generating a layout for a device having FinFETs from a first layout for a device having planar transistors is disclosed. The planar layout is analyzed and corresponding FinFET structures are generated.

摘要翻译： 公开了一种用于从具有平面晶体管的器件的第一布局生成具有FinFET的器件的布局的方法。 分析平面布局并生成相应的FinFET结构。

公开(公告)号：US08726220B2

公开(公告)日：2014-05-13

申请号：US13416742

申请日：2012-03-09

申请人： Yi-Tang Lin ,  Cheok-Kei Lei ,  Shu-Yu Chen ,  Yu-Ning Chang ,  Hsiao-Hui Chen ,  Chih-Sheng Chang ,  Chien-Wen Chen ,  Clement Hsingjen Wann

发明人： Yi-Tang Lin ,  Cheok-Kei Lei ,  Shu-Yu Chen ,  Yu-Ning Chang ,  Hsiao-Hui Chen ,  Chih-Sheng Chang ,  Chien-Wen Chen ,  Clement Hsingjen Wann

IPC分类号： G06F17/50

CPC分类号： G06F17/5081 ,  G06F17/5068 ,  H01L21/823821 ,  H01L27/0207

摘要： A method for generating a layout for a device having FinFETs from a first layout for a device having planar transistors is disclosed. The planar layout is analyzed and corresponding FinFET structures are generated in a matching fashion. The resulting FinFET structures are then optimized. Dummy patterns and a new metal layer may be generated before the FinFET layout is verified and outputted.

摘要翻译： 公开了一种用于从具有平面晶体管的器件的第一布局生成具有FinFET的器件的布局的方法。 分析平面布局，并以相符的方式生成对应的FinFET结构。 然后优化所得的FinFET结构。 在验证并输出FinFET布局之前，可能会产生虚拟图案和新的金属层。

公开(公告)号：US20130019219A1

公开(公告)日：2013-01-17

申请号：US13182338

申请日：2011-07-13

申请人： Shu-Yu Chen ,  Yi-Tang Lin ,  Cheok-Kei Lei ,  Hsiao-Hui Chen ,  Yu-Ning Chang ,  Hsingjen Wann ,  Chih-Sheng Chang ,  Chien-Wen Chen

发明人： Shu-Yu Chen ,  Yi-Tang Lin ,  Cheok-Kei Lei ,  Hsiao-Hui Chen ,  Yu-Ning Chang ,  Hsingjen Wann ,  Chih-Sheng Chang ,  Chien-Wen Chen

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： System and method for hierarchy reconstruction from a flattened layout are described. In one embodiment, a method for producing a reconstructed layout for an integrated circuit design from an original layout and a revised layout includes, for each pattern of the original layout, determining a pattern of the revised layout that corresponds to the pattern of the original layout; and assigning the corresponding pattern of the revised layout to a temporary instance, the temporary instance corresponding to an instance of the pattern of the original layout and citing to a temporary cell. The method further includes creating a temporary reconstructed layout from the temporary instances; and producing the reconstructed layout from the temporary reconstructed layout, wherein a hierarchy of the reconstructed layout is similar to a hierarchy of the original layout.

摘要翻译： 描述了从扁平化布局进行层次重建的系统和方法。 在一个实施例中，从原始布局和经修改的布局生成用于集成电路设计的重建布局的方法包括：对于原始布局的每个图案，确定对应于原始布局的图案的修改布局的图案 ; 以及将修改的布局的相应模式分配给临时实例，所述临时实例对应于原始布局的模式的实例并引用临时小区。 该方法还包括从临时实例创建临时重建的布局; 以及从所述临时重建布局生成重建的布局，其中所述重构布局的层级类似于所述原始布局的层级。