-
1.发明申请公开(公告)号：US20060059398A1
公开(公告)日：2006-03-16
申请号：US11151053
申请日：2005-06-13
申请人： Young-Uk Chang , Gil-Shin Moon , Dong-Ho Hyun
发明人： Young-Uk Chang , Gil-Shin Moon , Dong-Ho Hyun
CPC分类号： G11C29/46 , G01R31/31701
摘要： A memory device includes a plurality of test mode signal generating units and a plurality of test circuits. Each test mode signal generating unit generates a respective test mode signal for a respective test circuit. The test mode signal generating units generate the test mode signals in series for the test circuits. Each test mode signal generating unit may be disposed within a respective test circuit such that wiring is not necessary from the source of the test mode signals to the test circuits.
摘要翻译： 存储器件包括多个测试模式信号发生单元和多个测试电路。 每个测试模式信号产生单元为相应的测试电路产生相应的测试模式信号。 测试模式信号发生单元为测试电路产生串联的测试模式信号。 每个测试模式信号产生单元可以设置在相应的测试电路内，使得不需要从测试模式信号的源到测试电路的布线。
-
2.发明授权公开(公告)号：US07334169B2
公开(公告)日：2008-02-19
申请号：US11151053
申请日：2005-06-13
申请人： Young-Uk Chang , Gil-Shin Moon , Dong-Ho Hyun
发明人： Young-Uk Chang , Gil-Shin Moon , Dong-Ho Hyun
IPC分类号： G01R31/28
CPC分类号： G11C29/46 , G01R31/31701
摘要： A memory device includes a plurality of test mode signal generating units and a plurality of test circuits. Each test mode signal generating unit generates a respective test mode signal for a respective test circuit. The test mode signal generating units generate the test mode signals in series for the test circuits. Each test mode signal generating unit may be disposed within a respective test circuit such that wiring is not necessary from the source of the test mode signals to the test circuits.
摘要翻译： 存储器件包括多个测试模式信号发生单元和多个测试电路。 每个测试模式信号产生单元为相应的测试电路产生相应的测试模式信号。 测试模式信号发生单元为测试电路产生串联的测试模式信号。 每个测试模式信号产生单元可以设置在相应的测试电路内，使得不需要从测试模式信号的源到测试电路的布线。
-
公开(公告)号：US20070101225A1
公开(公告)日：2007-05-03
申请号：US11581233
申请日：2006-10-16
申请人： Gil-Shin Moon , Seok-Won Hwang
发明人： Gil-Shin Moon , Seok-Won Hwang
摘要： A circuit for testing a semiconductor memory device includes a data comparator and a signal aligner. The data comparator compares a first output data and a second output data provided from an output buffer circuit. The data comparator determines whether logical states of the first output data and the second output data are identical to generate a comparison signal. The signal aligner aligns the first output data and the comparison signal, and generates a plurality of test signals in response to a clock signal. The test signals includes an even bit test data, an odd bit test data, an even bit comparison test data and an odd bit comparison test data. The even bit data and the odd bit data are simultaneously tested by using one pattern, and a correct test result is yielded even when test data are all inverted.
摘要翻译： 用于测试半导体存储器件的电路包括数据比较器和信号对准器。 数据比较器比较从输出缓冲器电路提供的第一输出数据和第二输出数据。 数据比较器确定第一输出数据和第二输出数据的逻辑状态是否相同以产生比较信号。 信号对准器对准第一输出数据和比较信号，并且响应于时钟信号产生多个测试信号。 测试信号包括偶位测试数据，奇数位测试数据，偶位比较测试数据和奇位比较测试数据。 偶数位数据和奇数位数据通过使用一种模式同时进行测试，即使测试数据全部反转也能产生正确的测试结果。
-
公开(公告)号：US20100148819A1
公开(公告)日：2010-06-17
申请号：US12656590
申请日：2010-02-04
申请人： Seung-Jun Bae , Jeong-Don Lim , Gil-Shin Moon , Kwang-II Park
发明人： Seung-Jun Bae , Jeong-Don Lim , Gil-Shin Moon , Kwang-II Park
CPC分类号： H03K19/23
摘要： A majority voter circuit is configured to generate a selecting signal based on first input data and inverted first input data. The first input data and the inverted first input data each include an odd-number of bits, and the odd-number of bits include bits of a first type and bits of a second type. The generated selecting signal is indicative of which of the first type and the second type of bits in the first input data are in the majority.
摘要翻译： 多数选民电路被配置为基于第一输入数据和反相的第一输入数据生成选择信号。 第一输入数据和反相的第一输入数据都包括奇数位，奇数位包括第一类型的位和第二类型的位。 所生成的选择信号表示第一输入数据中的第一类型和第二类型的比特大多数。
-
公开(公告)号：US07688102B2
公开(公告)日：2010-03-30
申请号：US11819600
申请日：2007-06-28
申请人： Seung-Jun Bae , Jeong-Don Lim , Gil-Shin Moon , Kwang-Il Park
发明人： Seung-Jun Bae , Jeong-Don Lim , Gil-Shin Moon , Kwang-Il Park
IPC分类号： H03K19/003
CPC分类号： H03K19/23
摘要： A majority voter circuit is configured to generate a selecting signal based on first input data and inverted first input data. The first input data and the inverted first input data each include an odd-number of bits, and the odd-number of bits include bits of a first type and bits of a second type. The generated selecting signal is indicative of which of the first type and the second type of bits in the first input data are in the majority.
摘要翻译： 多数选民电路被配置为基于第一输入数据和反相的第一输入数据生成选择信号。 第一输入数据和反相的第一输入数据都包括奇数位，奇数位包括第一类型的位和第二类型的位。 所生成的选择信号表示第一输入数据中的第一类型和第二类型的比特大多数。
-
公开(公告)号：US20080001626A1
公开(公告)日：2008-01-03
申请号：US11819600
申请日：2007-06-28
申请人： Seung-Jun Bae , Jeong-Don Lim , Gil-Shin Moon , Kwang-Il Park
发明人： Seung-Jun Bae , Jeong-Don Lim , Gil-Shin Moon , Kwang-Il Park
IPC分类号： H03K19/23
CPC分类号： H03K19/23
摘要： A majority voter circuit is configured to generate a selecting signal based on first input data and inverted first input data. The first input data and the inverted first input data each include an odd-number of bits, and the odd-number of bits include bits of a first type and bits of a second type. The generated selecting signal is indicative of which of the first type and the second type of bits in the first input data are in the majority.
摘要翻译： 多数选民电路被配置为基于第一输入数据和反相的第一输入数据生成选择信号。 第一输入数据和反相的第一输入数据都包括奇数位，奇数位包括第一类型的位和第二类型的位。 所生成的选择信号表示第一输入数据中的第一类型和第二类型的比特大多数。
-
-
-
-
-
搜索结果
6 条记录 (耗时 0.019 秒)
