公开(公告)号：US20100148819A1

公开(公告)日：2010-06-17

申请号：US12656590

申请日：2010-02-04

申请人： Seung-Jun Bae ,  Jeong-Don Lim ,  Gil-Shin Moon ,  Kwang-II Park

发明人： Seung-Jun Bae ,  Jeong-Don Lim ,  Gil-Shin Moon ,  Kwang-II Park

IPC分类号： H03K19/23 ,  H03K19/20

CPC分类号： H03K19/23

摘要： A majority voter circuit is configured to generate a selecting signal based on first input data and inverted first input data. The first input data and the inverted first input data each include an odd-number of bits, and the odd-number of bits include bits of a first type and bits of a second type. The generated selecting signal is indicative of which of the first type and the second type of bits in the first input data are in the majority.

摘要翻译： 多数选民电路被配置为基于第一输入数据和反相的第一输入数据生成选择信号。 第一输入数据和反相的第一输入数据都包括奇数位，奇数位包括第一类型的位和第二类型的位。 所生成的选择信号表示第一输入数据中的第一类型和第二类型的比特大多数。

公开(公告)号：US20080001626A1

公开(公告)日：2008-01-03

申请号：US11819600

申请日：2007-06-28

申请人： Seung-Jun Bae ,  Jeong-Don Lim ,  Gil-Shin Moon ,  Kwang-Il Park

发明人： Seung-Jun Bae ,  Jeong-Don Lim ,  Gil-Shin Moon ,  Kwang-Il Park

IPC分类号： H03K19/23

CPC分类号： H03K19/23

摘要： A majority voter circuit is configured to generate a selecting signal based on first input data and inverted first input data. The first input data and the inverted first input data each include an odd-number of bits, and the odd-number of bits include bits of a first type and bits of a second type. The generated selecting signal is indicative of which of the first type and the second type of bits in the first input data are in the majority.

摘要翻译： 多数选民电路被配置为基于第一输入数据和反相的第一输入数据生成选择信号。 第一输入数据和反相的第一输入数据都包括奇数位，奇数位包括第一类型的位和第二类型的位。 所生成的选择信号表示第一输入数据中的第一类型和第二类型的比特大多数。

公开(公告)号：US07688102B2

公开(公告)日：2010-03-30

申请号：US11819600

申请日：2007-06-28

申请人： Seung-Jun Bae ,  Jeong-Don Lim ,  Gil-Shin Moon ,  Kwang-Il Park

发明人： Seung-Jun Bae ,  Jeong-Don Lim ,  Gil-Shin Moon ,  Kwang-Il Park

IPC分类号： H03K19/003

CPC分类号： H03K19/23

摘要： A majority voter circuit is configured to generate a selecting signal based on first input data and inverted first input data. The first input data and the inverted first input data each include an odd-number of bits, and the odd-number of bits include bits of a first type and bits of a second type. The generated selecting signal is indicative of which of the first type and the second type of bits in the first input data are in the majority.

摘要翻译： 多数选民电路被配置为基于第一输入数据和反相的第一输入数据生成选择信号。 第一输入数据和反相的第一输入数据都包括奇数位，奇数位包括第一类型的位和第二类型的位。 所生成的选择信号表示第一输入数据中的第一类型和第二类型的比特大多数。

公开(公告)号：US20100091600A1

公开(公告)日：2010-04-15

申请号：US12635785

申请日：2009-12-11

申请人： Hyun-Jin Kim ,  Seong-Jin Jang ,  Jeong-Don Lim ,  Kwang-Il Park ,  Ho-Young Song ,  Woo-Jin Lee

发明人： Hyun-Jin Kim ,  Seong-Jin Jang ,  Jeong-Don Lim ,  Kwang-Il Park ,  Ho-Young Song ,  Woo-Jin Lee

IPC分类号： G11C8/00 ,  G11C8/18

CPC分类号： G06F12/02 ,  G11C7/1078 ,  G11C7/109

摘要： Provided are a circuit and method for sampling a valid command using a valid address window extended for a high-speed operation in a double pumped address scheme memory device. A method for extending the valid address window includes: inputting a valid command signal and a first address signal at the first cycle of a clock signal; inputting a second address signal at the second cycle of the clock signal; generating a decoded command signal and extended first and second internal address signals respectively in response to the command signal and the address signals; and latching and decoding the extended first and second internal address signals in response to the decoded command signal.

摘要翻译： 提供了一种用于在双抽取地址方案存储器件中使用扩展用于高速操作的有效地址窗口来对有效命令进行采样的电路和方法。 扩展有效地址窗口的方法包括：在时钟信号的第一周期输入有效的命令信号和第一地址信号; 在时钟信号的第二周期输入第二地址信号; 响应于命令信号和地址信号分别产生解码的命令信号和扩展的第一和第二内部地址信号; 以及响应于解码的命令信号来锁存和解码扩展的第一和第二内部地址信号。

公开(公告)号：US20080019451A1

公开(公告)日：2008-01-24

申请号：US11863604

申请日：2007-09-28

申请人： Seong-Jin Jang ,  Jeong-Don Lim

发明人： Seong-Jin Jang ,  Jeong-Don Lim

IPC分类号： H04L27/00

CPC分类号： G11C7/1006 ,  G06F7/501 ,  G11C7/1048 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1069 ,  G11C2207/108

摘要： A data bus inversion (DBI) circuit includes at least one DBI block configured to invert an input data signal based on the logic state of input data bits. The DBI block includes a comparison deciding unit configured to generate, in a first mode, a comparison signal based on the number of changed bits by comparing respective bit signals of the input data signal and a previous input data signal. The comparison deciding unit generates an inversion control signal which controls whether the input data will be inverted or not. In a second mode, the comparison deciding unit generates an inversion control signal based on the predominant logic state of the input data signal bits. A data converting unit is configured to invert the input data signal in response to the inversion control signal. Method embodiments are also disclosed.

摘要翻译： 数据总线反转（DBI）电路包括至少一个DBI块，其被配置为基于输入数据位的逻辑状态反转输入数据信号。 DBI块包括比较判定单元，该比较判定单元被配置为通过比较输入数据信号和先前输入数据信号的各个比特信号，在第一模式中，基于改变的比特数来生成比较信号。 比较判定单元生成控制输入数据是否反转的反转控制信号。 在第二模式中，比较判定单元根据输入数据信号位的主要逻辑状态生成反转控制信号。 数据转换单元被配置为响应于反转控制信号来反转输入数据信号。 还公开了方法实施例。

公开(公告)号：US08254184B2

公开(公告)日：2012-08-28

申请号：US12820364

申请日：2010-06-22

申请人： Young-Soo Sohn ,  Jeong-Don Lim ,  Kwang-Il Park

发明人： Young-Soo Sohn ,  Jeong-Don Lim ,  Kwang-Il Park

IPC分类号： G11C7/00 ,  G11C5/14 ,  G11C8/00

CPC分类号： G11C7/22 ,  G11C7/1051 ,  G11C7/109 ,  G11C7/222 ,  G11C2207/2272

摘要： A semiconductor memory device includes a latency controller which provides a power-saving effect. The latency controller includes a first-in first-out (FIFO) register. After a read command is applied, when a precharge command or power-down command is applied, the latency controller outputs a latency signal corresponding to the applied read command and blocks application of sampling and transmission clock signals to the FIFO register.

摘要翻译： 半导体存储器件包括提供省电效果的等待时间控制器。 等待时间控制器包括先进先出（FIFO）寄存器。 在应用读命令之后，当应用预充电命令或掉电命令时，等待时间控制器输出与所应用的读命令对应的等待时间信号，并阻止采样和发送时钟信号的应用到FIFO寄存器。

公开(公告)号：US07853840B2

公开(公告)日：2010-12-14

申请号：US11702569

申请日：2007-02-06

申请人： Min-Sang Park ,  Jeong-Don Lim ,  Youn-Sik Park

发明人： Min-Sang Park ,  Jeong-Don Lim ,  Youn-Sik Park

IPC分类号： G11C29/00 ,  G01R31/28 ,  G01R31/26 ,  G06F17/50

CPC分类号： G11C7/1039 ,  G11C7/1072 ,  G11C8/18 ,  G11C29/20 ,  G11C2029/3602 ,  G11C2207/2245

摘要： A semiconductor memory device and methods thereof are provided. The example semiconductor memory device may include an internal address generating circuit operating in accordance with a first addressing protocol during normal operation and operating in accordance with a second addressing protocol during a test operation, the first addressing protocol associated with a first number of clock cycles for transferring a memory address and the second addressing protocol associated with a second number of clock cycles for transferring a memory address, the first number of clock cycles being greater than the second number of clock cycles. An example method may for achieving an single pumped address (SPA) mode in a semiconductor memory device configured for a double pumped address (DPA) mode may include receiving a first external address, generating a first internal address corresponding to the received first external address, receiving a second external address, generating a second internal address corresponding to the received second external address and delaying the generation of the first internal address to reduce a clock cycle interval between the generated first and second internal addresses.

摘要翻译： 提供半导体存储器件及其方法。 示例性半导体存储器件可以包括在正常操作期间根据第一寻址协议操作并且在测试操作期间根据第二寻址协议操作的内部地址产生电路，与第一数量的时钟周期相关联的第一寻址协议用于 传送存储器地址和与第二数量的时钟周期相关联的用于传送存储器地址的第二寻址协议，第一数量的时钟周期大于第二数量的时钟周期。 在针对双抽取地址（DPA）模式配置的半导体存储器件中实现单个泵浦地址（SPA）模式的示例性方法可包括：接收第一外部地址，产生对应于所接收的第一外部地址的第一内部地址， 接收第二外部地址，产生对应于所接收的第二外部地址的第二内部地址，并延迟第一内部地址的产生，以减小所生成的第一和第二内部地址之间的时钟周期间隔。

公开(公告)号：US07394720B2

公开(公告)日：2008-07-01

申请号：US11560746

申请日：2006-11-16

申请人： Hyun-Jin Kim ,  Seong-Jin Jang ,  Jeong-Don Lim ,  Kwang-Il Park ,  Ho-Young Song ,  Woo-Jin Lee

发明人： Hyun-Jin Kim ,  Seong-Jin Jang ,  Jeong-Don Lim ,  Kwang-Il Park ,  Ho-Young Song ,  Woo-Jin Lee

IPC分类号： G11C8/00

CPC分类号： G06F12/02 ,  G11C7/1078 ,  G11C7/109

摘要： Provided are a circuit and method for sampling a valid command using a valid address window extended for a high-speed operation in a double pumped address scheme memory device. A method for extending the valid address window includes: inputting a valid command signal and a first address signal at the first cycle of a clock signal; inputting a second address signal at the second cycle of the clock signal; generating a decoded command signal and extended first and second internal address signals respectively in response to the command signal and the address signals; and latching and decoding the extended first and second internal address signals in response to the decoded command signal.

摘要翻译： 提供了一种用于在双抽取地址方案存储器件中使用扩展用于高速操作的有效地址窗口来对有效命令进行采样的电路和方法。 扩展有效地址窗口的方法包括：在时钟信号的第一周期输入有效的命令信号和第一地址信号; 在时钟信号的第二周期输入第二地址信号; 响应于命令信号和地址信号分别产生解码的命令信号和扩展的第一和第二内部地址信号; 以及响应于解码的命令信号来锁存和解码扩展的第一和第二内部地址信号。

公开(公告)号：US20080056018A1

公开(公告)日：2008-03-06

申请号：US11896722

申请日：2007-09-05

申请人： Joung-Yeal Kim ,  Jeong-Don Lim ,  Sung-Hoon Kim ,  Woo-Jin Lee

发明人： Joung-Yeal Kim ,  Jeong-Don Lim ,  Sung-Hoon Kim ,  Woo-Jin Lee

IPC分类号： G11C7/10

CPC分类号： G11C7/1006 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1069 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/1096 ,  G11C2207/107

摘要： According to an example embodiment, a semiconductor memory device may include a memory core, input circuit, and/or an output circuit. The input circuit may be configured to generate second data from first data using latch circuits operating in response to input control signals enabled during different periods. The input circuit may be further configured to provide the second data to the memory core. The second data may have 2N times the number of bits of the first data, where N is a positive integer. The output circuit may be configured to generate fourth data from third data using latch circuits operating in response to output control signals enabled during different periods. The output circuit may be further configured to provide the fourth data to data output pins. The fourth data may have ½N times the number of bits of the third data. A method of inputting/outputting data is also provided.

摘要翻译： 根据示例实施例，半导体存储器件可以包括存储器芯，输入电路和/或输出电路。 输入电路可以被配置为使用响应于在不同周期期间启用的输入控制信号而工作的锁存电路从第一数据产生第二数据。 输入电路还可以被配置为向存储器核提供第二数据。 第二数据可以具有2N次第一数据的比特数，其中N是正整数。 输出电路可以被配置为使用响应于在不同周期期间启用的输出控制信号而工作的锁存电路从第三数据生成第四数据。 输出电路还可以被配置为向数据输出引脚提供第四数据。 第四数据可以具有第三数据的比特数的1/2N倍。 还提供了一种输入/输出数据的方法。

公开(公告)号：US20070018696A1

公开(公告)日：2007-01-25

申请号：US11481369

申请日：2006-07-05

申请人： Jeong-Don Lim

发明人： Jeong-Don Lim

IPC分类号： H03B1/00

CPC分类号： H03K19/01721

摘要： A transmitting circuit includes an internal circuit, a first dividing circuit, a second dividing circuit, a delay circuit, a first switching circuit, and a second switching circuit. The first dividing circuit is coupled between a first power voltage and the internal circuit, and the second dividing circuit is coupled between a second power voltage and the internal circuit. The delay circuit is configured to generate a switching control signal by delaying an output signal of the internal circuit for a delay time. The first switching circuit is coupled in parallel to the first dividing circuit, wherein the first switching circuit is coupled between the first power voltage and the internal circuit and is configured to be switched in response to the switching control signal.

摘要翻译： 发送电路包括内部电路，第一分频电路，第二分频电路，延迟电路，第一开关电路和第二开关电路。 第一分频电路耦合在第一电源电压和内部电路之间，第二分频电路耦合在第二电源电压和内部电路之间。 延迟电路被配置为通过延迟内部电路的输出信号延迟时间来产生开关控制信号。 第一开关电路并联耦合到第一分频电路，其中第一开关电路耦合在第一电源电压和内部电路之间，并且被配置为响应于开关控制信号而被切换。