公开(公告)号：US07592851B2

公开(公告)日：2009-09-22

申请号：US12021454

申请日：2008-01-29

申请人： Yuen H. Chan ,  Ann H. Chen ,  Antonio R. Pelella ,  Shie-ei Wang

发明人： Yuen H. Chan ,  Ann H. Chen ,  Antonio R. Pelella ,  Shie-ei Wang

IPC分类号： H03K17/00

CPC分类号： H03K17/693 ,  H03K17/005

摘要： A high performance, set associative, cache memory tag multiplexer provides wide output pulse width without impacting hold time by separating the evaluation and restore paths and using a wider clock in the restore path than in the evaluation path. A clock controls the evaluation of the input signals. Its leading edge (i.e., rising edge) turns on NR to allow evaluation, its trailing edge (falling edge) turns off NR to stop evaluation. At this point, when NR is shut off, the inputs can start changing to set up for the next cycle. Hence the hold time of the input is determined by the clock trailing edge.

摘要翻译： 高性能，集合关联的高速缓存存储器标签多路复用器通过分离评估和恢复路径以及在还原路径中比在评估路径中使用更宽的时钟，提供宽的输出脉冲宽度而不影响保持时间。 时钟控制输入信号的评估。 其前沿（即上升沿）打开NR以允许评估，其后沿（下降沿）关闭NR以停止评估。 此时，当NR关闭时，输入可以开始改变以设置下一个周期。 因此，输入的保持时间由时钟后沿决定。

公开(公告)号：US20090189675A1

公开(公告)日：2009-07-30

申请号：US12021454

申请日：2008-01-29

申请人： Yuen H. Chan ,  Ann H. Chen ,  Antonio R. Pelella ,  Shie-ei Wang

发明人： Yuen H. Chan ,  Ann H. Chen ,  Antonio R. Pelella ,  Shie-ei Wang

IPC分类号： H03K17/284

CPC分类号： H03K17/693 ,  H03K17/005

摘要： A high performance, set associative, cache memory tag multiplexer provides wide output pulse width without impacting hold time by separating the evaluation and restore paths and using a wider clock in the restore path than in the evaluation path. A clock controls the evaluation of the input signals. Its leading edge (i.e., rising edge) turns on NR to allow evaluation, its trailing edge (falling edge) turns off NR to stop evaluation. At this point, when NR is shut off, the inputs can start changing to set up for the next cycle. Hence the hold time of the input is determined by the clock trailing edge.

摘要翻译： 高性能，集合关联的高速缓存存储器标签多路复用器通过分离评估和恢复路径以及在还原路径中比在评估路径中使用更宽的时钟，提供宽的输出脉冲宽度而不影响保持时间。 时钟控制输入信号的评估。 其前沿（即上升沿）打开NR以允许评估，其后沿（下降沿）关闭NR以停止评估。 此时，当NR关闭时，输入可以开始改变以设置下一个周期。 因此，输入的保持时间由时钟后沿决定。

公开(公告)号：US20090063774A1

公开(公告)日：2009-03-05

申请号：US11850050

申请日：2007-09-05

申请人： Yuen H. Chan ,  Ann H. Chen ,  Kenneth M. Lo ,  Shie-ei Wang

发明人： Yuen H. Chan ,  Ann H. Chen ,  Kenneth M. Lo ,  Shie-ei Wang

IPC分类号： G06F12/08

CPC分类号： G06F12/0895 ,  G06F12/1045

摘要： A cache memory high performance pseudo dynamic address compare path divides the address into two or more address segments. Each segment is separately compared in a comparator comprised of static logic elements. The output of each of these static comparators is then combined in a dynamic logic circuit to generate a dynamic late select output.

摘要翻译： 高速缓存高性能伪动态地址比较路径将地址分为两个或更多个地址段。 在由静态逻辑元件组成的比较器中，每个段被单独比较。 然后将这些静态比较器中的每一个的输出组合在动态逻辑电路中以产生动态后期选择输出。

公开(公告)号：US07996620B2

公开(公告)日：2011-08-09

申请号：US11850050

申请日：2007-09-05

申请人： Yuen H. Chan ,  Ann H. Chen ,  Kenneth M. Lo ,  Shie-ei Wang

发明人： Yuen H. Chan ,  Ann H. Chen ,  Kenneth M. Lo ,  Shie-ei Wang

IPC分类号： G06F12/00 ,  G11C15/00 ,  G11C7/06 ,  G11C7/10

CPC分类号： G06F12/0895 ,  G06F12/1045

摘要： A cache memory high performance pseudo dynamic address compare path divides the address into two or more address segments. Each segment is separately compared in a comparator comprised of static logic elements. The output of each of these static comparators is then combined in a dynamic logic circuit to generate a dynamic late select output.

摘要翻译： 高速缓存高性能伪动态地址比较路径将地址分为两个或更多个地址段。 在由静态逻辑元件组成的比较器中，每个段被单独比较。 然后将这些静态比较器中的每一个的输出组合在动态逻辑电路中以产生动态后期选择输出。

公开(公告)号：US08587465B2

公开(公告)日：2013-11-19

申请号：US13270983

申请日：2011-10-11

申请人： Ann H. Chen ,  Michael S. Floyd ,  Birgit Schubert ,  Michael A. Sperling

发明人： Ann H. Chen ,  Michael S. Floyd ,  Birgit Schubert ,  Michael A. Sperling

IPC分类号： H03M1/38

CPC分类号： H03M1/0663 ,  H03M1/46

摘要： A successive approximation analog-to-digital converter (SA-ADC) includes a reference generator configured to output a first voltage and a second voltage; a comparator, the comparator having a positive input and a negative input thereto, the comparator being configured to receive the first voltage and the second voltage; and a comparator input toggle located between the reference generator and the comparator, wherein the comparator input toggle is configured to receive the first and second voltages from the reference generator and provide the first and second voltages to the comparator, wherein the comparator input toggle is further configured to switch between a first position, in which the first voltage is connected to the positive input, and the second voltage is connected to the negative input, and a second position, in which the second voltage is connected to the positive input, and the first voltage is connected to the negative input.

摘要翻译： 逐次逼近模数转换器（SA-ADC）包括被配置为输出第一电压和第二电压的参考发生器; 比较器，其具有正输入和负输入，所述比较器被配置为接收所述第一电压和所述第二电压; 以及位于所述参考发生器和所述比较器之间的比较器输入触发器，其中所述比较器输入触发器被配置为从所述参考发生器接收所述第一和第二电压并将所述第一和第二电压提供给所述比较器，其中所述比较器输入触发器进一步 被配置为在所述第一位置与所述正输入端连接所述第一电压并且所述第二电压连接到所述负输入端的第二位置和所述第二电压连接到所述正输入端的第二位置， 第一个电压连接到负输入。

公开(公告)号：US20130088374A1

公开(公告)日：2013-04-11

申请号：US13270983

申请日：2011-10-11

申请人： Ann H. Chen ,  Michael S. Floyd ,  Birgit Schubert ,  Michael A. Sperling

发明人： Ann H. Chen ,  Michael S. Floyd ,  Birgit Schubert ,  Michael A. Sperling

IPC分类号： H03M1/38

CPC分类号： H03M1/0663 ,  H03M1/46

摘要： A successive approximation analog-to-digital converter (SA-ADC) includes a reference generator configured to output a first voltage and a second voltage; a comparator, the comparator having a positive input and a negative input thereto, the comparator being configured to receive the first voltage and the second voltage; and a comparator input toggle located between the reference generator and the comparator, wherein the comparator input toggle is configured to receive the first and second voltages from the reference generator and provide the first and second voltages to the comparator, wherein the comparator input toggle is further configured to switch between a first position, in which the first voltage is connected to the positive input, and the second voltage is connected to the negative input, and a second position, in which the second voltage is connected to the positive input, and the first voltage is connected to the negative input.

摘要翻译： 逐次逼近模数转换器（SA-ADC）包括被配置为输出第一电压和第二电压的参考发生器; 比较器，其具有正输入和负输入，所述比较器被配置为接收所述第一电压和所述第二电压; 以及位于所述参考发生器和所述比较器之间的比较器输入触发器，其中所述比较器输入触发器被配置为从所述参考发生器接收所述第一和第二电压并将所述第一和第二电压提供给所述比较器，其中所述比较器输入触发器进一步 被配置为在所述第一位置与所述正输入端连接所述第一电压并且所述第二电压连接到所述负输入端的第二位置和所述第二电压连接到所述正输入端的第二位置， 第一个电压连接到负输入。