公开(公告)号：WO2020123446A2

公开(公告)日：2020-06-18

申请号：PCT/US2019/065380

申请日：2019-12-10

Applicant: MICRON TECHNOLOGY, INC.

Inventor： CHEN, Zhengang ,  MYLAVARAPU, Sai, Krishna ,  SHEN, Zhenlei ,  XIE, Tingjun ,  KWONG, Charles, S.

IPC: G06F3/06 ,  G06F11/07 ,  G06F11/073 ,  G06F11/076 ,  G06F11/1048 ,  G06F11/1068 ,  G06F11/141 ,  G06F2201/81 ,  G06F2201/835 ,  G11C16/26 ,  G11C16/32 ,  G11C16/3404 ,  G11C2029/0409 ,  G11C2029/0411 ,  G11C29/42 ,  G11C29/44 ,  G11C29/4401 ,  G11C29/50012 ,  G11C29/52

Abstract: Described herein are embodiments related to defect detection in memory components of memory systems with time-varying bit error rate. A processing device performs an error recovery flow (ERF) to recover a unit of data comprising data and a write timestamp indicating when the unit of data was written. The processing device determines whether to perform a defect detection operation to detect a defect in the memory component using a bit error rate (BER), corresponding to the read operation, and the write timestamp in the unit of data. The processing device initiates the defect detection operation responsive to the BER condition not being expected for the calculated W2R (based on the write timestamp). The processing device can use an ERF condition and the write timestamp to determine whether to perform the defect detection operation. The processing device initiates the defect detection operation responsive to the ERF condition not being expected the calculated W2R (based on the write timestamp).

公开(公告)号：WO2019204017A1

公开(公告)日：2019-10-24

申请号：PCT/US2019/025161

申请日：2019-04-01

Applicant: MICRON TECHNOLOGY, INC.

Inventor： AMATO, Paolo ,  SFORZIN, Marco

IPC: G11C29/42 ,  G06F11/10 ,  G11C8/10

Abstract: Apparatuses and methods related to correcting errors can include using FD decoders and AD decoders. Correcting errors can include receiving input data from the memory array, performing a plurality of operations associated with an error detection on the input data, and providing, based on processing the input data, output data, a validation flag, and a plurality of parity bits to a second decoder hosted by a controller coupled to the memory device.

公开(公告)号：WO2019196316A1

公开(公告)日：2019-10-17

申请号：PCT/CN2018/103043

申请日：2018-08-29

Applicant: 南京扬贺扬微电子科技有限公司

Inventor： 徐光明 ,  后嘉伟 ,  虞安华

IPC: G11C29/42

Abstract: 一种用于NAND FLASH的LDPC测试平台，该测试平台先产生一定长度的随机数，把随机数和校验信息写入FLASH，再读取FLASH送入译码器译码，最后统计错误信息。

公开(公告)号：WO2017196423A1

公开(公告)日：2017-11-16

申请号：PCT/US2017/018548

申请日：2017-02-19

Applicant: SANDISK TECHNOLOGIES LLC

Inventor： SHEPARD, Zachary ,  SEHGAL, Rohit

IPC: G11C29/00 ,  G11C29/42 ,  G11C29/44 ,  G06F11/10 ,  G11C16/34 ,  G11C29/04

CPC classification number: G11C29/76 ,  G06F11/1048 ,  G11C16/06 ,  G11C16/349 ,  G11C29/42 ,  G11C29/4401 ,  G11C29/52 ,  G11C29/88 ,  G11C2029/0409 ,  G11C2029/4402

Abstract: A system for using bad blocks in a memory system is proposed. The system includes accessing an identification of a plurality of bad blocks and corresponding error codes which, for example, were generated during a manufacturing test and stored on the memory integrated circuit. The system determines which blocks of the plurality of bad blocks to test for being still usable and which blocks of the plurality of bad blocks not to test for being still usable based on corresponding error codes. For each bad block that should be tested, a test from a plurality of tests is chosen based on the corresponding error code in order to determine if the bad block is still usable. Those blocks determined to be still usable are subsequently used to store non- mission critical information.

Abstract translation: 提出了一种在存储器系统中使用坏块的系统。 该系统包括访问例如在制造测试期间产生并存储在存储器集成电路上的多个坏块的标识和相应的错误代码。 系统根据相应的错误代码确定要测试的多个坏块中的哪些块仍然可用，以及确定多个坏块中的哪些块不被测试为仍然可用。 对于每个应该测试的坏块，根据相应的错误代码选择来自多个测试的测试，以便确定坏块是否仍然可用。 被确定为仍然可用的那些块随后被用于存储非关键任务信息。

公开(公告)号：WO2016048495A1

公开(公告)日：2016-03-31

申请号：PCT/US2015/046024

申请日：2015-08-20

Applicant: INTEL CORPORATION

Inventor： MOTWANI, Ravi H. ,  PANGAL, Kiran

IPC: G11C29/44 ,  G11C29/42

CPC classification number: G06F11/1008 ,  G06F11/10 ,  G06F11/1068 ,  G06F11/108 ,  G06F12/0246 ,  G11C29/52 ,  G11C2029/0411 ,  H03M13/1108

Abstract: Apparatus, systems, and methods for Recovery algorithm in memory are described. In one embodiment, a controller comprises logic to receive a read request from a host device to read a line of data to the memory device, wherein the data is spread across a plurality (N) of dies and comprises an error correction code (ECC) spread across the plurality (N) of dies, retrieve the line of data from the memory device, perform an error correction code (ECC) check on the line of data retrieved from the memory device, and invoke a recovery algorithm in response to an error in the ECC check on the line of data retrieved from the memory device. Other embodiments are also disclosed and claimed.

Abstract translation: 描述了存储器中恢复算法的装置，系统和方法。 在一个实施例中，控制器包括用于接收来自主机设备的读取请求以读取到存储器设备的数据线的逻辑，其中数据分布在多个（N）个管芯上，并且包括纠错码（ECC） 分布在多个（N）个管芯上，从存储器件检索数据线，对从存储器件检索的数据行执行纠错码（ECC）校验，并响应错误调用恢复算法 在ECC中检查从存储器件检索的数据行。 还公开并要求保护其他实施例。

公开(公告)号：WO2015080819A1

公开(公告)日：2015-06-04

申请号：PCT/US2014/061929

申请日：2014-10-23

Applicant: INTEL CORPORATION ,  MOTWANI, Ravi H. ,  PANGAL, Kiran

Inventor： MOTWANI, Ravi H. ,  PANGAL, Kiran

IPC: G11C29/42 ,  G11C16/06

CPC classification number: G06F11/1008 ,  G06F11/10 ,  G06F11/1004 ,  G06F11/1048 ,  H03M13/05 ,  H03M13/1102 ,  H03M13/1515 ,  H03M13/152 ,  H03M13/23 ,  H03M13/2957

Abstract: Apparatus, systems, and methods for error correction in memory are described. In one embodiment, a controller comprises logic to receive a read request from a host device for data stored in a memory, retrieve the data and an associated error correction codeword, send the data to a host device, apply an error correction routine to decode the error correction codeword retrieved with the data, and in response to an error in the error correction codeword, send a location of data associated with the error to the host device. Other embodiments are also disclosed and claimed.

Abstract translation: 描述了存储器中用于纠错的装置，系统和方法。 在一个实施例中，控制器包括从主机设备接收存储在存储器中的数据的读取请求的逻辑，检索数据和相关联的纠错码字，将数据发送到主机设备，应用纠错例程来解码 使用数据检索的纠错码字，并且响应于纠错码字中的错误，向主机设备发送与该错误相关联的数据的位置。 还公开并要求保护其他实施例。

公开(公告)号：WO2015034087A1

公开(公告)日：2015-03-12

申请号：PCT/JP2014/073683

申请日：2014-09-08

Applicant: 株式会社 東芝

Inventor： 野口　紘希 ,  藤田　忍 ,  安部　恵子

IPC: G06F12/08 ,  G06F12/16 ,  G11C11/15 ,  G11C29/42

CPC classification number: G06F11/2069 ,  G06F11/1004 ,  G06F11/1064 ,  G06F11/1068 ,  G06F12/0802 ,  G06F12/16 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1677 ,  G11C29/52 ,  G11C2029/0411

Abstract: ［課題］キャッシュメモリのエラーでメモリアクセスが正常に行えなくなる障害を未然に防止する。 ［解決手段］メモリ制御回路は、キャッシュメモリに書き込んだデータまたはキャッシュメモリから読み出したデータにエラーが含まれるか否かを検知するエラー検知部と、エラー検知部で検知されたエラーを訂正するエラー訂正部と、キャッシュメモリへのデータ書込時に書き込んだデータをベリファイのために読み出したデータ、あるいはキャッシュメモリからのデータ読み出し時に読み出したデータにエラーが含まれることがエラー検知部で検知された場合には、エラービット数がエラー訂正部で訂正可能な最大エラービット数に基づいて設定される所定の閾値より大きいか否かを判定するエラー判定部と、エラー判定部での判定結果に基づいて、キャッシュメモリよりも低次のメモリにアクセスするか否かと、エラー訂正部によるエラー訂正を行うか否かと、を制御するアクセス制御部と、を備える。

Abstract translation: [问题]避免由于高速缓冲存储器中的错误而导致正常内存访问禁用的故障。 存储器控制电路具有：检错单元，用于检测写入高速缓冲存储器的数据或从高速缓冲存储器读取的数据中是否包含错误; 纠错单元，用于校正由所述错误检测单元检测到的所述错误; 一个错误确定单元，用于确定错误位的数量是否大于当错误检测单元已经检测到该错误位时能够由错误校正单元校正的最大错误位数，而设置的预定阈值 在数据读取中存在错误，以验证在写入高速缓冲存储器的数据写入的数据或从高速缓冲存储器读取数据时读取的数据; 以及访问控制单元，用于基于错误确定单元的确定结果，控制是否访问比高速缓存存储器低的存储器，以及是否使用纠错单元进行纠错。

公开(公告)号：WO2014158657A1

公开(公告)日：2014-10-02

申请号：PCT/US2014/019148

申请日：2014-02-27

Applicant: MICRON TECHNOLOGY, INC.

Inventor： KINNEY, Wayne ,  SANDHU, Gurtej S.

IPC: G06F11/10 ,  G11C29/42

CPC classification number: G06F11/0751 ,  G06F11/0727 ,  G11C11/16 ,  G11C11/1673 ,  G11C11/1677 ,  G11C29/021 ,  G11C2029/0411

Abstract: This disclosure relates to selectively performing a read with increased accuracy, such as a self-reference read, from a memory. In one aspect, data is read from memory cells, such as magnetoresitive random access memory (MRAM) cells, of a memory array. In response to detecting a condition associated with reading from the memory cells, a self-reference read can be performed from at least one of the memory cells. For instance, the condition can indicate that data read from the memory cells is uncorrectable via decoding of error correction codes (ECC). Selectively performing self-reference reads can reduce power consumption and/or latency associated with reading from the memory compared to always performing self-reference reads.

Abstract translation: 本公开涉及从存储器中以增加的准确性（例如自引用读取）来选择性地执行读取。 在一个方面，从存储器阵列的诸如磁敏随机存取存储器（MRAM）单元的存储器单元读取数据。 响应于检测与从存储器单元的读取相关联的条件，可以从至少一个存储器单元执行自参考读取。 例如，条件可以指示通过纠错码（ECC）的解码，从存储器单元读取的数据是不可校正的。 与始终执行自参考读取相比，选择性地执行自参考读取可以降低与从存储器读取相关联的功耗和/或延迟。

公开(公告)号：WO2014065967A1

公开(公告)日：2014-05-01

申请号：PCT/US2013/061249

申请日：2013-09-23

Applicant: WESTERN DIGITAL TECHNOLOGIES, INC.

Inventor： LU, Guangming

IPC: G11C29/42 ,  G11C16/34

CPC classification number: G06F11/1072 ,  G06F11/1048 ,  H03M13/1102 ,  H03M13/35 ,  H03M13/353 ,  H03M13/618 ,  H03M13/6356 ,  H03M13/6516

Abstract: A data storage system configured to adaptively code data is disclosed, in one embodiment, a data storage system controller determines a common memory page size, such as an E-page size, for a non-volatile memory array. Based on the common memory page size, the controller selects a low-density parity-check (LDPC) code word length from a plurality of pre-defined LDPC code word lengths. The controller determines LDPC coding parameters for coding data written to or read from the memory array based on the selected LDPC code word length. By using the plurality of pre-defined LDPC code word lengths, the data storage system can support multiple non-volatile memory page formats, including memory page formats in which the common memory page size does not equal any LDPC code word length of the plurality of pre-defined LDPC code word lengths. Flexibility and efficiency of data coding can thereby be achieved.

Abstract translation: 公开了一种被配置为自适应地编码数据的数据存储系统，在一个实施例中，数据存储系统控制器确定用于非易失性存储器阵列的公共存储器页面尺寸，例如E页面大小。 基于公共存储器页面大小，控制器从多个预定义LDPC码字长度中选择低密度奇偶校验（LDPC）码字长度。 控制器基于所选择的LDPC码字长度来确定用于编码写入或从存储器阵列读取的数据的LDPC编码参数。 通过使用多个预定义的LDPC码字长度，数据存储系统可以支持多个非易失性存储器页面格式，包括存储器页面格式，其中公共存储器页面大小不等于多个 预定义LDPC码字长度。 从而可以实现数据编码的灵活性和效率。

公开(公告)号：WO2014051625A1

公开(公告)日：2014-04-03

申请号：PCT/US2012/058056

申请日：2012-09-28

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

Inventor： MOGUL, Jeffrey Clifford ,  MURALIMANOHAR, Naveen ,  SHAH, Mehul A. ,  ANDERSON, Eric A.

IPC: G11C29/42 ,  G06F11/08

CPC classification number: G06F11/073 ,  G06F11/0763 ,  G06F11/0793 ,  G06F11/1048 ,  G11C2029/0411

Abstract: Example methods, systems, and apparatus to dynamically select between memory error detection and memory error correction are disclosed herein. An example system includes a buffer to store a flag settable to a first value to indicate that a memory page is to store error protection information to detect but not correct errors in the memory page. The flag is settable to a second value to indicate that the error protection information is to detect and correct errors for the memory page. The example system includes a memory controller to receive a request based on the flag to enable error detection without correction for the memory page when the flag is set to the first value, and to enable error detection and correction for the memory page when the flag is set to the second value.

Abstract translation: 本文公开了在存储器错误检测和存储器错误校正之间动态选择的示例性方法，系统和装置。 一个示例系统包括一个缓冲器，用于存储可设置到第一值的标志，以指示存储器页面存储错误保护信息以检测存储器页面中的错误，而不是错误。 该标志可设置为第二个值，以指示错误保护信息是检测和纠正存储器页面的错误。 示例系统包括存储器控制器，用于当标志被设置为第一值时，基于该标志来接收请求以启用错误检测而无需对存储器页进行校正，并且当该标志为标志位时，允许存储器页的错误检测和校正 设置为第二个值。