公开(公告)号：WO2019032455A1

公开(公告)日：2019-02-14

申请号：PCT/US2018/045379

申请日：2018-08-06

Applicant: QUALCOMM INCORPORATED

Inventor： SHIN, Hyunsuk ,  KIM, Jung Pill ,  KIM, Sungryul

IPC: G06F12/0804 ,  G06F12/0891 ,  G11C7/10 ,  G11C11/4063

CPC classification number: G11C11/1673 ,  G06F11/1012 ,  G06F11/1048 ,  G06F12/0895 ,  G06F13/4204 ,  G06F2212/6046 ,  G11C7/1006 ,  G11C11/1655 ,  G11C11/1675 ,  G11C11/4063 ,  G11C13/0069 ,  G11C15/00 ,  G11C15/02 ,  G11C15/046 ,  G11C29/50 ,  G11C2013/0076 ,  G11C2029/0411 ,  H03M13/2906

Abstract: Data bit inversion tracking in cache memory to reduce data bits written for write operations is disclosed. In one aspect, a cache memory including a cache controller and a cache array is provided. The cache array includes one or more cache entries, each of which includes a cache data field and a bit change track field. The cache controller compares a current cache data word to a new data word to be written and stores a bit track change word representing the difference (i.e., inverted bits) between the current cache data word and the new data word in the bit change track field. By using the bit track change word stored in the bit change track field to determine whether fewer bit writes are required to write data in an inverted or a non-inverted form, power consumption can be reduced for write operations through reduced bit write operations.

公开(公告)号：WO2016103112A1

公开(公告)日：2016-06-30

申请号：PCT/IB2015/059624

申请日：2015-12-15

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  IBM JAPAN LIMITED

Inventor： PARNELL, Thomas ,  POZIDIS, Charalampos ,  MITTELHOLZER, Thomas ,  PAPANDREOU, Nikolaos ,  CAMP, Charles, John

IPC: G06F12/16 ,  G06F3/06 ,  G06F12/00 ,  G06F12/04

CPC classification number: G06F11/1012 ,  G06F11/1068 ,  G06F12/0238 ,  G06F12/0246 ,  G06F2212/401 ,  G06F2212/657 ,  G11C29/52 ,  G11C2029/0411 ,  H03M13/13 ,  H03M13/152 ,  H03M13/6312 ,  H03M13/6318

Abstract: A method, according to one embodiment, includes selecting, from a buffer, a combination of compressed logical pages of data to maximize an amount of used space in an error correction code container. The method also preferably includes processing the combination of compressed logical pages to generate error correction code data. Furthermore, the method may include writing the data corresponding to the combination of compressed logical pages and the associated error correction code data to a non-volatile random access memory. Other systems, methods, and computer program products are described in additional embodiments.

Abstract translation: 根据一个实施例的方法包括从缓冲器中选择压缩的数据的逻辑页面的组合，以最大化纠错码容器中的使用空间量。 该方法还优选地包括处理压缩逻辑页面的组合以产生纠错码数据。 此外，该方法可以包括将对应于压缩逻辑页面的组合的数据和相关联的纠错码数据写入非易失性随机存取存储器。 在另外的实施例中描述了其他系统，方法和计算机程序产品。

公开(公告)号：WO2016051599A1

公开(公告)日：2016-04-07

申请号：PCT/JP2014/076592

申请日：2014-10-03

Applicant: 株式会社日立製作所

Inventor： 水島　永雅 ,  河村　篤志 ,  小関　英通

IPC: G06F12/16

CPC classification number: G06F11/1068 ,  G06F3/0619 ,  G06F3/064 ,  G06F3/0652 ,  G06F3/0679 ,  G06F12/16 ,  G11C29/028 ,  G11C29/42 ,  G11C29/52 ,  G11C2029/0411

Abstract: 　メモリコントローラは、データの誤り訂正符号に関する演算を行う誤り検査訂正回路と、誤り検査訂正回路を利用し、データを不揮発性メモリに書き込むときデータとともに誤り訂正符号を不揮発性メモリに書き込み、不揮発性メモリからデータを読み込むとき誤り訂正符号を用いてデータの誤り訂正を行うプロセッサと、を有する。プロセッサは、データの一括消去の単位であるブロックについて、ブロックに格納されているデータの誤りビット数を計数し、誤りビット数が所定の基準値を超えていなければ、ブロックに、データとともに、そのデータの所定の誤り訂正能力を有する第１の誤り訂正符号を格納し、誤りビット数がその基準値を超えていれば、ブロックに、データとともに、そのデータの第１の誤り訂正符号よりも誤り訂正能力の高い第２の誤り訂正符号を格納する。

Abstract translation: 该存储器控制器包括执行关于数据纠错码的计算的错误检查和校正电路，以及处理器，通过使用错误检查和校正电路，在写入数据时将与数据相关联的纠错码写入非易失性存储器 并且在从非易失性存储器读取数据时，使用纠错码对数据执行纠错。 处理器对存储在作为数据的批量擦除单元的每个块中存储的数据中的错误位的数量进行计数，并且在块中存储具有用于数据的预定纠错能力的第一纠错码与 如果错误位的数量不超过预定的参考值，则存储数据，或者在数据中存储具有比第一纠错码更高的纠错能力的第二纠错码与数据一起，如果数字 的错误位超过预定的参考值。

公开(公告)号：WO2016048495A1

公开(公告)日：2016-03-31

申请号：PCT/US2015/046024

申请日：2015-08-20

Applicant: INTEL CORPORATION

Inventor： MOTWANI, Ravi H. ,  PANGAL, Kiran

IPC: G11C29/44 ,  G11C29/42

CPC classification number: G06F11/1008 ,  G06F11/10 ,  G06F11/1068 ,  G06F11/108 ,  G06F12/0246 ,  G11C29/52 ,  G11C2029/0411 ,  H03M13/1108

Abstract: Apparatus, systems, and methods for Recovery algorithm in memory are described. In one embodiment, a controller comprises logic to receive a read request from a host device to read a line of data to the memory device, wherein the data is spread across a plurality (N) of dies and comprises an error correction code (ECC) spread across the plurality (N) of dies, retrieve the line of data from the memory device, perform an error correction code (ECC) check on the line of data retrieved from the memory device, and invoke a recovery algorithm in response to an error in the ECC check on the line of data retrieved from the memory device. Other embodiments are also disclosed and claimed.

Abstract translation: 描述了存储器中恢复算法的装置，系统和方法。 在一个实施例中，控制器包括用于接收来自主机设备的读取请求以读取到存储器设备的数据线的逻辑，其中数据分布在多个（N）个管芯上，并且包括纠错码（ECC） 分布在多个（N）个管芯上，从存储器件检索数据线，对从存储器件检索的数据行执行纠错码（ECC）校验，并响应错误调用恢复算法 在ECC中检查从存储器件检索的数据行。 还公开并要求保护其他实施例。

公开(公告)号：WO2015171314A1

公开(公告)日：2015-11-12

申请号：PCT/US2015/027075

申请日：2015-04-22

Applicant: SANDISK TECHNOLOGIES INC.

Inventor： D'ABREU, Manuel Antonio ,  HU, Xinde

IPC: G06F11/10

CPC classification number: G06F11/1044 ,  G06F11/1048 ,  G06F11/1072 ,  G11C29/028 ,  G11C29/42 ,  G11C2029/0411

Abstract: A data storage device includes a memory having a three-dimensional (3D) memory configuration. A method includes encoding first data to be stored at a first physical page. The first physical page is disposed within the memory at a first distance from a substrate of the memory, and the first data is encoded using a first encoding technique. The method further includes encoding second data to be stored at a second physical page. The second physical page is disposed within the memory at a second distance from the substrate that is greater than the first distance. The second data is encoded using a second encoding technique that is different than the first encoding technique.

Abstract translation: 数据存储装置包括具有三维（3D）存储器配置的存储器。 一种方法包括对要存储在第一物理页面上的第一数据进行编码。 第一物理页面以与存储器的基板隔开的第一距离设置在存储器内，并且使用第一编码技术对第一数据进行编码。 该方法还包括编码要存储在第二物理页面上的第二数据。 第二物理页面被设置在距离基板的距离大于第一距离的第二距离的存储器内。 使用与第一编码技术不同的第二编码技术对第二数据进行编码。

公开(公告)号：WO2015096494A1

公开(公告)日：2015-07-02

申请号：PCT/CN2014/084583

申请日：2014-08-18

Applicant: 华为技术有限公司

Inventor： 黎燕 ,  周猛 ,  张颇

IPC: G11C16/06

CPC classification number: G06F3/0647 ,  G06F3/061 ,  G06F3/0619 ,  G06F3/064 ,  G06F3/0656 ,  G06F3/0659 ,  G06F3/0679 ,  G06F11/1048 ,  G06F11/1068 ,  G11C16/32 ,  G11C16/3495 ,  G11C29/52 ,  G11C2029/0411 ,  G11C2207/2236

Abstract: 固态硬盘及数据移动方法，其中，该固态硬盘包括：存储介质和控制芯片；存储介质的存储空间划分为至少两个用于存储数据的块，控制芯片包括：业务处理模块，用于向移动模块发送移动命令，移动命令用于指示移动模块将数据从源块移动到目的块；移动模块，用于接收业务处理模块发送的移动命令；根据移动命令，从源块读出有效数据，对有效数据进行错误检查纠正ECC校验；将校验后的数据写入所述目的块的空白页中。固态硬盘通过移动命令可以控制数据从源块移动到目的块的空白页，与读写分离数据移动过程相比，数据移动所经过的通路简单，可以提高SSD的数据移动效率，降低数据移动过程对SSD性能的影响。

公开(公告)号：WO2015085260A1

公开(公告)日：2015-06-11

申请号：PCT/US2014/068937

申请日：2014-12-05

Applicant: WESTERN DIGITAL TECHNOLOGIES, INC.

Inventor： COMETTI, Aldo G.

IPC: G11C16/34 ,  G11C16/02

CPC classification number: G06F11/1072 ,  G11C11/5628 ,  G11C2029/0411

Abstract: Systems and methods for programming data in a non-volatile memory array are disclosed. Certain embodiments provide a controller configured to program a lower page of a plurality of memory cells of the non-volatile memory array. The controller may submit the programmed lower page to an error correction module and receive correction data relating to the lower page from the error correction module. The correction data is used to program an upper page of the plurality of memory cells in order to at least partially reduce upper page misprogramming events.

Abstract translation: 公开了用于在非易失性存储器阵列中编程数据的系统和方法。 某些实施例提供一种被配置为对非易失性存储器阵列的多个存储单元的下部页进行编程的控制器。 控制器可以将编程的下页提交到纠错模块，并从纠错模块接收与下页有关的校正数据。 校正数据用于对多个存储器单元的上部页进行编程，以至少部分地减少上位错误编程事件。

公开(公告)号：WO2014145311A4

公开(公告)日：2015-04-16

申请号：PCT/US2014030050

申请日：2014-03-15

Applicant: NETLIST INC ,  MILTON SCOTT H ,  SOLOMON JEFFREY C ,  POST KEN

Inventor： MILTON SCOTT H ,  SOLOMON JEFFREY C ,  POST KEN

IPC: G06F11/14

CPC classification number: G06F11/1458 ,  G06F11/073 ,  G06F11/076 ,  G06F11/0793 ,  G11C16/349 ,  G11C29/42 ,  G11C29/44 ,  G11C29/4401 ,  G11C2029/0409 ,  G11C2029/0411

Abstract: A system and method for configuring fault tolerance in nonvolatile memory (NVM) are operative to set a first threshold value, declare one or more portions of NVM invalid based on an error criterion, track the number of declared invalid NVM portions, determine if the tracked number exceeds the first threshold value, and if the tracked number exceeds the first threshold value, perform one or more remediation actions, such as issue a warning or prevent backup of volatile memory data in a hybrid memory system. In the event of backup failure, an extent of the backup can still be assessed by determining the amount of erased NVM that has remained erased after the backup, or by comparing a predicted backup end point with an actual endpoint.

Abstract translation: 用于配置非易失性存储器（NVM）中的容错的系统和方法可操作以设置第一阈值，基于错误标准来声明NVM无效的一个或多个部分，跟踪所声明的无效NVM部分的数量，确定所跟踪的 数量超过第一阈值，并且如果跟踪号码超过第一阈值，则执行一个或多个修复动作，例如发出警告或阻止在混合存储器系统中备份易失性存储器数据。 在备份故障的情况下，仍然可以通过确定在备份后仍然被擦除的擦除的NVM的量，或通过将预测的备份端点与实际端点进行比较来评估备份的程度。

公开(公告)号：WO2015034087A1

公开(公告)日：2015-03-12

申请号：PCT/JP2014/073683

申请日：2014-09-08

Applicant: 株式会社 東芝

Inventor： 野口　紘希 ,  藤田　忍 ,  安部　恵子

IPC: G06F12/08 ,  G06F12/16 ,  G11C11/15 ,  G11C29/42

CPC classification number: G06F11/2069 ,  G06F11/1004 ,  G06F11/1064 ,  G06F11/1068 ,  G06F12/0802 ,  G06F12/16 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1677 ,  G11C29/52 ,  G11C2029/0411

Abstract: ［課題］キャッシュメモリのエラーでメモリアクセスが正常に行えなくなる障害を未然に防止する。 ［解決手段］メモリ制御回路は、キャッシュメモリに書き込んだデータまたはキャッシュメモリから読み出したデータにエラーが含まれるか否かを検知するエラー検知部と、エラー検知部で検知されたエラーを訂正するエラー訂正部と、キャッシュメモリへのデータ書込時に書き込んだデータをベリファイのために読み出したデータ、あるいはキャッシュメモリからのデータ読み出し時に読み出したデータにエラーが含まれることがエラー検知部で検知された場合には、エラービット数がエラー訂正部で訂正可能な最大エラービット数に基づいて設定される所定の閾値より大きいか否かを判定するエラー判定部と、エラー判定部での判定結果に基づいて、キャッシュメモリよりも低次のメモリにアクセスするか否かと、エラー訂正部によるエラー訂正を行うか否かと、を制御するアクセス制御部と、を備える。

Abstract translation: [问题]避免由于高速缓冲存储器中的错误而导致正常内存访问禁用的故障。 存储器控制电路具有：检错单元，用于检测写入高速缓冲存储器的数据或从高速缓冲存储器读取的数据中是否包含错误; 纠错单元，用于校正由所述错误检测单元检测到的所述错误; 一个错误确定单元，用于确定错误位的数量是否大于当错误检测单元已经检测到该错误位时能够由错误校正单元校正的最大错误位数，而设置的预定阈值 在数据读取中存在错误，以验证在写入高速缓冲存储器的数据写入的数据或从高速缓冲存储器读取数据时读取的数据; 以及访问控制单元，用于基于错误确定单元的确定结果，控制是否访问比高速缓存存储器低的存储器，以及是否使用纠错单元进行纠错。

公开(公告)号：WO2014158657A1

公开(公告)日：2014-10-02

申请号：PCT/US2014/019148

申请日：2014-02-27

Applicant: MICRON TECHNOLOGY, INC.

Inventor： KINNEY, Wayne ,  SANDHU, Gurtej S.

IPC: G06F11/10 ,  G11C29/42

CPC classification number: G06F11/0751 ,  G06F11/0727 ,  G11C11/16 ,  G11C11/1673 ,  G11C11/1677 ,  G11C29/021 ,  G11C2029/0411

Abstract: This disclosure relates to selectively performing a read with increased accuracy, such as a self-reference read, from a memory. In one aspect, data is read from memory cells, such as magnetoresitive random access memory (MRAM) cells, of a memory array. In response to detecting a condition associated with reading from the memory cells, a self-reference read can be performed from at least one of the memory cells. For instance, the condition can indicate that data read from the memory cells is uncorrectable via decoding of error correction codes (ECC). Selectively performing self-reference reads can reduce power consumption and/or latency associated with reading from the memory compared to always performing self-reference reads.

Abstract translation: 本公开涉及从存储器中以增加的准确性（例如自引用读取）来选择性地执行读取。 在一个方面，从存储器阵列的诸如磁敏随机存取存储器（MRAM）单元的存储器单元读取数据。 响应于检测与从存储器单元的读取相关联的条件，可以从至少一个存储器单元执行自参考读取。 例如，条件可以指示通过纠错码（ECC）的解码，从存储器单元读取的数据是不可校正的。 与始终执行自参考读取相比，选择性地执行自参考读取可以降低与从存储器读取相关联的功耗和/或延迟。