公开(公告)号：WO2012061501A2

公开(公告)日：2012-05-10

申请号：PCT/US2011/058962

申请日：2011-11-02

Applicant: BOARD OF REGENTS OF THE UNIVERSITY OF TEXAS SYSTEM ,  LIU, Bao

Inventor： LIU, Bao

IPC: H03K19/173

CPC classification number: H01L27/11807 ,  H01L27/0207 ,  H01L27/11526 ,  H03K19/177

Abstract: Described herein are compact regular programmable fabrics for improved logic density, yield, reliability, performance and power consumption compared with existing programmable fabric based VLSI design. Programmable fabrics facilitate technology transition from current silicon lithographic VLSI design to future non-silicon self-assembled nanoscale device based VLSI design.

Abstract translation: 这里描述的是与现有的基于可编程结构的VLSI设计相比，用于改进逻辑密度，良率，可靠性，性能和功耗的紧凑型常规可编程结构。 可编程织物有助于技术从目前的硅平版印刷VLSI设计转向未来基于VLSI设计的非硅自组装纳米设备。

公开(公告)号：WO2012032937A1

公开(公告)日：2012-03-15

申请号：PCT/JP2011/069099

申请日：2011-08-18

Applicant: 日本電気株式会社 ,  中谷 正吾

Inventor： 中谷　正吾

IPC: H03K19/177 ,  H01L21/82

CPC classification number: H03K19/17736 ,  H01L27/101 ,  H03K19/177 ,  H03K19/17744 ,  H03K19/17748

Abstract: 本発明に関する再構成可能回路は、第１方向に配設された第１プログラマブル配線群と、前記第１方向と交差する第２方向に配設された第２プログラマブル配線群と、第１プログラマブル配線群と機能ブロックの入力配線群の分岐線群との交差点、または第１プログマブル配線群の分岐線群と、機能ブロックの入力配線群との交差点において、両者を接続する第１のスイッチ素子アレイと、第１プログラマブル配線群と前記機能ブロック出力配線との交差点において、両者を接続する第２のスイッチ素子アレイと、第２プログラマブル配線群と前記第１プログラマブル配線群との交差点において、両者を接続する第３のスイッチ素子アレイとを備え、少なくとも前記第２プログラマブル配線群と機能ブロックの入力配線群との交差点において、両者をつなぐ第４のスイッチ素子アレイ、あるいは第２プログラマブル配線群と前記機能ブロックの出力配線の分岐線との交差点において、両者をつなぐ第５のスイッチ素子アレイとの一方を設けたことを特徴とする。

Abstract translation: 本发明的可重构电路的特征在于具有：沿第一方向设置的第一可编程布线组; 第二可编程布线组，其沿与第一方向相交的第二方向布置; 第一开关元件阵列，其在功能块输入布线组的第一可编程布线组和分支线组的交叉点处或在第一可编程布线组的分支线组的交叉点处，在第一 可编程接线组和功能块输入接线组; 第二开关元件阵列，其在第一可编程布线组和功能块输出布线的交叉点处将可编程布线组彼此连接; 以及第三开关元件阵列，其在第二可编程布线组和第一可编程布线组的交叉点处将可编程布线组彼此连接。 可重构电路的特征还在于具有第四开关元件阵列，该第四开关元件阵列在第二可编程布线组和功能块输入布线组的交叉点处将可编程布线组彼此连接，和/或第五开关元件 阵列，其在第二可编程布线组和功能块输出布线的分支线的交叉点处将可编程布线组彼此连接。

公开(公告)号：WO2010070736A1

公开(公告)日：2010-06-24

申请号：PCT/JP2008/072867

申请日：2008-12-16

Applicant: 株式会社島津製作所 ,  木村 健士

Inventor： 木村 健士

IPC: H03K19/173

CPC classification number: H03K19/177

Abstract: 　この発明のＦＰＧＡ制御装置（ＦＰＧＡ搭載基板）およびその方法では、複数のＦＰＧＡのうち、所定のＦＰＧＡの電源電圧が安定したと判定された後に、所定のＦＰＧＡに対して、フラッシュメモリに記憶されたコンフィギュレーションデータを送信して、受信部でコンフィギュレーションデータを受信することで、コンフィギュレーションデータを所定のＦＰＧＡに書き込む動作（コンフィギュレーション動作）を行う。さらに、上述したコンフィギュレーションデータのＦＰＧＡへの送信の完了後に、他のＦＰＧＡのコンフィギュレーション動作を行う。

Abstract translation: 在FPGA控制装置（FPGA安装板）和控制FPGA的方法中，在确定多个FPGA中的预定FPGA的电源电压已经稳定之后，存储在闪速存储器中的配置数据被发送到 预定的FPGA和配置数据由接收单元接收。 从而执行用于将配置数据写入预定FPGA的写操作（配置操作）。 此外，在完成将配置数据发送到FPGA之后，对其他FPGA执行配置操作。

公开(公告)号：WO2010039312A2

公开(公告)日：2010-04-08

申请号：PCT/US2009049109

申请日：2009-06-29

Applicant: UNIV NORTH CAROLINA ,  GILL GENNETIC DELAINE ,  SINGH MONTEK

Inventor： GILL GENNETIC DELAINE ,  SINGH MONTEK

CPC classification number: H03K19/177 ,  G06F5/08 ,  G06F7/00 ,  G06F2207/3864

Abstract: Systems, pipeline stages, and computer readable media for advanced asynchronous pipeline circuits are disclosed. According to one aspect, the subject matter described herein includes a configurable system for constructing asynchronous application specific integrated data pipeline circuits. The system includes multiple modular circuit stages that are connectable with each other using transitional signaling and with other circuit elements to form multi-stage asynchronous application-specific integrated data pipeline circuits for asynchronously passing data through a series of stages based on a behavior implemented by each stage. The modular circuit stages each include sets of logic gates connected to each other for implementing the behaviors, the behaviors including at least one of conditional split, conditional select, conditional join, merge without arbitration, and stage arbitration.

Abstract translation: 公开了用于高级异步管线电路的系统，流水线级和计算机可读介质。 根据一个方面，本文描述的主题包括用于构建异步专用集成数据流水线电路的可配置系统。 该系统包括可以使用过渡信令和其他电路元件彼此连接的多个模块化电路级，以形成多级异步应用专用集成数据流水线电路，用于基于每个状态实现的一系列阶段异步传递数据 阶段。 模块化电路级各自包括彼此连接的用于实现行为的逻辑门组，行为包括条件分割，条件选择，条件连接，无仲裁合并和阶段仲裁中的至少一个。

公开(公告)号：WO2007067805A2

公开(公告)日：2007-06-14

申请号：PCT/US2006047168

申请日：2006-12-08

Applicant: LUCENT TECHNOLOGIES INC ,  KENNEDY IRWIN O

Inventor： KENNEDY IRWIN O

IPC: H03K19/177

CPC classification number: H03K19/177

Abstract: The present invention provides a method involving at least one first circuit having at least one first input, at least one second input, and at least one output. The method includes determining at least one first value of at least one output of a second circuit based on at least one first value of the at least one first input. The second circuit has been configured using first configuration information generated based on the first circuit and at least one first value of the at least one second input. The method also includes generating, concurrently with determining the at least one first value of said at least one output, second configuration information based on the first circuit and at least one second value of the at least one second input.

Abstract translation: 本发明提供一种涉及至少一个具有至少一个第一输入，至少一个第二输入和至少一个输出的第一电路的方法。 该方法包括基于至少一个第一输入的至少一个第一值确定第二电路的至少一个输出的至少一个第一值。 已经使用基于第一电路产生的第一配置信息和至少一个第二输入的至少一个第一值来配置第二电路。 该方法还包括同时基于第一电路和至少一个第二输入的至少一个第二值​​来确定所述至少一个输出的第二配置信息的至少一个第一值。

公开(公告)号：WO2005088839A8

公开(公告)日：2007-01-25

申请号：PCT/FR2005000529

申请日：2005-03-07

Applicant: PETROLLI JEAN PAUL

Inventor： PETROLLI JEAN PAUL

IPC: H03K19/177 ,  G06F15/78 ,  G06F17/50

CPC classification number: H03K19/177 ,  H03K19/17704

Abstract: An electronic data processing circuit for emulating a logic function. The circuit comprises a single clock outputting time unit signals, a programmable synchronous logic array for processing values on a time unit basis, a means for detecting internal or external value state changes known as events , a means for programming state change or event signals, a means for processing a series of scheduled times providing the logic array with scheduled time signals depending on the signals from the detection means or the event programming means and the signals from said clock, wherein said processing means can determine subsequent scheduled times having delayed deadlines programmed by the programming means, depending on the signals from said detection means or said programming means. The processing performed by the logic array is thus dependent on the series of scheduled times triggered by internal or external value state changes and by determination of the series of scheduled times.

Abstract translation: 一种用于仿真逻辑功能的电子数据处理电路。 电路包括输出时间单位信号的单个时钟，用于以时间单位为基础处理值的可编程同步逻辑阵列，用于检测被称为事件的内部或外部值状态改变的装置，用于编程状态改变或事件信号的装置 用于根据来自检测装置或事件编程装置的信号和来自所述时钟的信号来处理提供逻辑阵列的调度时间信号的一系列预定时间的装置，其中所述处理装置可以确定具有由 编程装置，取决于来自所述检测装置或所述编程装置的信号。 因此，由逻辑阵列执行的处理因此取决于由内部或外部值状态改变触发的一系列调度时间以及通过确定一系列调度时间。

公开(公告)号：WO2005034175A2

公开(公告)日：2005-04-14

申请号：PCT/US2004/024362

申请日：2004-07-28

Applicant: ACTEL CORPORATION ,  BAKKER, Gregory ,  EL-AYAT, Khaled ,  SPEERS, Theodore ,  ZHU, Limin ,  SCHUBERT, Brian ,  BALASUBRAMANIAN, Rabindranath ,  KOLKIND, Kurt ,  BARRAZA, Thomas, F. ,  NARAYANAN, Venkatesh ,  MCCOLLUM, John ,  PLANTS, William, C.

Inventor： BAKKER, Gregory ,  EL-AYAT, Khaled ,  SPEERS, Theodore ,  ZHU, Limin ,  SCHUBERT, Brian ,  BALASUBRAMANIAN, Rabindranath ,  KOLKIND, Kurt ,  BARRAZA, Thomas, F. ,  NARAYANAN, Venkatesh ,  MCCOLLUM, John ,  PLANTS, William, C.

IPC: H01L

CPC classification number: H03K19/1776 ,  G01K7/015 ,  G06F1/08 ,  G06F1/28 ,  G06F1/30 ,  G06F15/7842 ,  G06F15/7867 ,  H03F3/45475 ,  H03F2203/45136 ,  H03F2203/45166 ,  H03K17/223 ,  H03K19/177 ,  H03K19/17732

Abstract: A programmable system-on-a-chip integrated circuit device comprises a programmable logic block, a non-volatile memory block, an analog sub-system, an analog input/output circuit block, and a digital input/output circuit block. A programmable interconnect architecture includes programmable elements and interconnect conductors. Ones of the programmable elements are coupled to the programmable logic block, the non­volatile memory block, the analog sub-system, the analog input/output circuit block, the digital input/output circuit block, and to the interconnect conductors, such that inputs and outputs of the programmable logic block, the non-volatile memory block, the analog sub­system, the analog input/output circuit block, and the digital input/output circuit block can be programmably coupled to one another.

Abstract translation: 一种可编程片上系统集成电路装置，包括可编程逻辑块，非易失性存储块，模拟子系统，模拟输入/输出电路块和数字输入/输出电路块。 可编程互连架构包括可编程元件和互连导体。 可编程元件的一部分耦合到可编程逻辑块，非易失性存储块，模拟子系统，模拟输入/输出电路块，数字输入/输出电路块和互连导体，使得输入和 可编程逻辑块，非易失性存储器块，模拟子系统，模拟输入/输出电路块和数字输入/输出电路块的输出可以可编程地彼此耦合。

公开(公告)号：WO1996034346A1

公开(公告)日：1996-10-31

申请号：PCT/US1996005847

申请日：1996-04-26

Applicant: XILINX, INC.

Inventor： XILINX, INC. ,  NEW, Bernard, J. ,  HARMON, William, J., Jr.

IPC: G06F15/78

CPC classification number: G06F9/3012 ,  G06F9/3885 ,  G06F9/3897 ,  G06F15/7867 ,  H03K19/177 ,  H03K19/17704

Abstract: A chip (500) includes a programmable logic device and a microprocessor (506), wherein at least one of the associated registers (501A, 501B) of the microprocessor (506) is distributed in the programmable logic device. The distributed register (501A, 501B) is coupled to both the microprocessor (506) and the programmable logic device. In this manner, the microprocessor (506) has the ability to access the register and place a value into the programmable logic device all in one clock cycle. Additionally, the logic functions in the programmable logic device are also advantageously available to the microprocessor (506).

Abstract translation: 芯片（500）包括可编程逻辑器件和微处理器（506），其中微处理器（506）的相关寄存器（501A，501B）中的至少一个分布在可编程逻辑器件中。 分配寄存器（501A，501B）耦合到微处理器（506）和可编程逻辑器件。 以这种方式，微处理器（506）能够在一个时钟周期内访问寄存器并将值置于可编程逻辑器件中。 此外，可编程逻辑器件中的逻辑功能也有利于微处理器（506）。

公开(公告)号：WO1994022142A1

公开(公告)日：1994-09-29

申请号：PCT/US1994002885

申请日：1994-03-16

Applicant: ZYCAD CORPORATION

Inventor： ZYCAD CORPORATION ,  FREEMAN, Richard, D.

IPC: G11C11/403

CPC classification number: H03K19/177 ,  G11C7/1006 ,  G11C11/406 ,  H03K19/17704

Abstract: A field programmable device includes two separate and electrically isolated arrays (11 and 60) of rows and columns of conductors sharing the same area of an integrated circuit substrate, one array (11) interconnecting memory cells to form a random access memory (78) ("RAM"). The other array (60) forms a full or partial cross-point switching network (65) that is controlled by information stored in memory cells, and/or connects to an operating electronic circuit (66) that is configurable and operable in accordance with information stored in memory cells. In addition, the memory array (11) is easily used to access desired modes of the circuit array (60) in order to be able to easily observe internal signals during operation. A preferred memory structure is a dynamic random access memory ("DRAM") because of a high density and low cost of existing DRAM fabrication techniques, even though periodic reading and refreshing of the states of the memory cells is required. Several circuits (21, 25 and 41) and techniques are used which allow continuous assertion of the memory cell states without interruption during their refreshing cycles.

Abstract translation: 现场可编程器件包括两个独立且电隔离的阵列（11和60），这些阵列和列分别具有集成电路衬底的相同区域，一个阵列（11）互连存储器单元以形成随机存取存储器（78）（ “随机存取存储器”）。 另一个阵列（60）形成由存储在存储器单元中的信息控制的全部或部分交叉点交换网络（65）和/或连接到可根据信息配置和操作的操作电子电路（66） 存储在存储单元中。 此外，存储器阵列（11）容易地用于访问电路阵列（60）的期望模式，以便能够在操作期间容易地观察内部信号。 优选的存储器结构是动态随机存取存储器（“DRAM”），因为即使需要定期读取和刷新存储器单元的状态，因为现有DRAM制造技术的高密度和低成本。 使用几个电路（21,25和41）和技术，其允许在其刷新周期期间不间断地连续断言存储器单元状态。

公开(公告)号：WO2017126451A1

公开(公告)日：2017-07-27

申请号：PCT/JP2017/001147

申请日：2017-01-16

Applicant: 日本電気株式会社

Inventor： 根橋　竜介 ,  阪本　利司 ,  宮村　信 ,  辻　幸秀 ,  多田　あゆ香 ,  白　旭

IPC: G11C13/00 ,  H03K19/177

CPC classification number: G11C13/00 ,  H03K19/177

Abstract: 本発明は、高い耐タンパ性と小さいチップ面積を保ちつつ、スイッチに保持されている構成情報の信頼性を高めた論理集積回路を提供することを目的とする。本発明の論理集積回路は、直列に接続する第１抵抗変化スイッチと第２抵抗変化スイッチとを有する３端子抵抗変化スイッチと、前記第１抵抗変化スイッチの抵抗状態に基づく第１データと前記第２抵抗変化スイッチの抵抗状態に基づく第２データとを読み出す読み出し回路と、前記第１データと前記第２データを比較し、前記比較の結果に基づく出力をする第１エラー検出回路と、を有する。

Abstract translation:

本发明中，同时保持高的抗篡改和小的芯片面积，并且其目的是提供一种具有在开关保持的配置信息改进的可靠性逻辑集成电路。 逻辑根据本发明的集成电路，具有第一可变电阻开关和所述第二可变电阻的一个三端电阻变化开关开关串联连接，基于所述第一可变电阻的电阻状态中的第一数据开关第一 具有读取电路，用于读取基于所述第二电阻可变开关的电阻状态的第二数据，所述第二数据与第一数据进行比较，基于所述比较的结果用于输出第一错误检测电路，所述 。