公开(公告)号：WO2015037413A1

公开(公告)日：2015-03-19

申请号：PCT/JP2014/071958

申请日：2014-08-22

Applicant: 太陽誘電株式会社

Inventor： 佐藤　正幸 ,  志水　勲

IPC: H03K19/177

CPC classification number: H03K19/1776 ,  G11C7/06 ,  G11C8/10 ,  H03K19/0948 ,  H03K19/17728 ,  H03K19/17736

Abstract: 【課題】面積の小さい再構成可能な論理デバイスを提供できる。 【解決手段】各々が構成情報を記憶して、論理要素及び／又は接続要素として構成される複数のメモリセルユニットを備え、複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、一対の論理用ビット線と接続するインバータ部とを有し、インバータ部は、一対の論理用ビット線のうちの一方から入力信号を受け取るとともに、第１ＭＯＳと第２ＭＯＳを有する第１ＣＭＯＳと、一対の論理用ビット線のうちの他方から入力信号を受け取るとともに、第３ＭＯＳと第４ＭＯＳを有する第２ＣＭＯＳとを有し、且つ、第１ＭＯＳと第３ＭＯＳとの出力信号のセットである第１差動信号、及び、第２ＭＯＳと第４ＭＯＳとの出力信号のセットである第２差動信号を、論理用データ信号として、出力する論理デバイスが提供される。

Abstract translation: [问题]提供小区域可重构逻辑设备。 [解决方案]提供了一种设置有多个存储单元单元的逻辑设备，每个存储单元单元存储配置信息并被配置为逻辑元件和/或连接元件，其中多个存储单元单元中的每一个包括用于逻辑的一对位线 被布置为对应于存储单元的列，用于逻辑的字线，以及连接到用于逻辑的该对位线的逆变器单元，并且逆变器单元包括从该对位线之一接收输入信号的第一CMOS， 并且具有第一MOS和第二MOS，以及第二CMOS，其接收来自用于逻辑的该对位线中的另一个的输入信号，并具有第三MOS和第四MOS，并且作为逻辑的数据信号输出 ，作为第一MOS和第三MOS的输出信号的集合的第一差分信号和作为第二MOS和第四MOS的输出信号的集合的第二差分信号。

公开(公告)号：WO2015006342A1

公开(公告)日：2015-01-15

申请号：PCT/US2014/045778

申请日：2014-07-08

Applicant: ARIZONA BOARD OF REGENTS ON BEHALF OF ARIZONA STATE UNIVERSITY

Inventor： VRUDHULA, Sarma ,  KULKARNI, Niranjan

IPC: H03K19/177

CPC classification number: H03K19/1778 ,  H03K19/0013 ,  H03K19/17736 ,  H03K19/17768 ,  H03K19/23

Abstract: A field programmable threshold-logic array (FPTLA) includes a number of threshold logic gates and a number of programmable interconnect elements. Each one of the programmable interconnect elements are connected between two or more of the threshold logic gates, such that the programmable interconnect elements route signals between the threshold logic gates. By using threshold logic gates for the FPTLA, the size of the FPTLA may be significantly smaller than conventional solutions. Further, using threshold logic gates results in significant improvements in the computation speed of the FPTLA when compared to conventional solutions.

Abstract translation: 现场可编程阈值逻辑阵列（FPTLA）包括多个阈值逻辑门和多个可编程互连元件。 每个可编程互连元件连接在两个或更多个阈值逻辑门之间，使得可编程互连元件在阈值逻辑门之间路由信号。 通过使用FPTLA的阈值逻辑门，FPTLA的大小可能会明显小于传统的解决方案。 此外，与常规解决方案相比，使用阈值逻辑门导致FPTLA的计算速度显着提高。

公开(公告)号：WO2014132669A1

公开(公告)日：2014-09-04

申请号：PCT/JP2014/001129

申请日：2014-03-03

Applicant: アトナープ株式会社

Inventor： 佐藤　友美

IPC: H03K19/173 ,  G06F11/00

CPC classification number: H03K19/1776 ,  G11C7/22 ,  H03K19/173 ,  H03K19/17728 ,  H03K19/17736 ,  H03K19/17744

Abstract: 　データ処理装置は、複数のエレメントと、複数のエレメントを接続する配線群とを含むデータ処理部を有し、複数のエレメントのそれぞれは、論理エレメントと、論理エレメントの入力側を配線群のいずれかの配線に対しサイクル単位でオンオフし、入力データをラッチする取得ユニットと、論理エレメントの出力側を配線群のいずれかの配線に対しサイクル単位でオンオフするポストユニットとを含み、データ処理部は、さらに、論理エレメントにおいて実行する論理、取得ユニットおよびポストユニットの機能をサイクル単位で制御するタイミング制御ユニットを有する。

Abstract translation: 该数据处理装置具有多个元件，以及包含连接多个元件的布线组的数据处理单元。 多个元件中的每一个包括：逻辑元件; 采集单元，其相对于布线组中的任意一个导线周期切换逻辑元件的输入侧，并锁存输入数据; 以及后置单元，其相对于布线组的任何导线周期性地切换逻辑元件的输出侧。 此外，数据处理单元具有定时控制单元，其周期性地控制在逻辑元件中执行的逻辑以及获取单元和后置单元的功能。

公开(公告)号：WO2011036770A1

公开(公告)日：2011-03-31

申请号：PCT/JP2009/066678

申请日：2009-09-25

Applicant: 株式会社 東芝 ,  杉山 英行 ,  棚本 哲史 ,  丸亀 孝生 ,  石川 瑞恵 ,  井口 智明 ,  斉藤 好昭

Inventor： 杉山　英行 ,  棚本　哲史 ,  丸亀　孝生 ,  石川　瑞恵 ,  井口　智明 ,  斉藤　好昭

IPC: H01L29/82 ,  H01L21/8234 ,  H01L21/8246 ,  H01L27/088 ,  H01L27/105 ,  H01L43/08

CPC classification number: H01L27/112 ,  H03K19/17736

Abstract: ［課題］高集積化および低消費電力化が可能なパストランジスタ回路を提供する。 ［解決手段］第１の信号線に接続される第１の入出力端子２４と、第２の信号線に接続される第２の入出力端子２６と、一端が第１の電源に接続される第１の素子１０ａと、第１の素子の他端に一端が接続され、他端が第２の電源に接続される第２の素子１０ｂと、第１の素子の他端にソースが接続され、ゲートに第１の制御信号を受ける第１のトランジスタ１０ｃと、第１のトランジスタのドレインにゲートが接続され、第１の入出力端子にソースが接続され、第２の入出力端子にドレインが接続された第２のトランジスタ１０ｄと、を備え、第１および第２の素子のうちの少なくとも一方が不揮発性メモリ素子であり、他方がＭＯＳＦＥＴである。

Abstract translation: 可以实现更高集成度并消耗更少功率的传输晶体管电路。 传输晶体管电路设置有：连接到第一信号线的第一输入/输出端子（24）; 连接到第二信号线的第二输入/输出端子（26）; 第一装置（10a），其一端连接到第一电源; 第二装置（10b），其一端连接到第一装置的另一端，另一端连接到第二电源; 第一晶体管（10c），其源极连接到第一器件的另一端，并且其栅极接收第一控制信号; 以及第二晶体管（10d），其栅极连接到第一晶体管的漏极，源极连接到第一输入/输出端子，其漏极连接到第二输入/输出端子 。 第一和第二器件中的至少一个器件是非易失性存储器件，而另一个器件是MOSFET。

公开(公告)号：WO2010135477A1

公开(公告)日：2010-11-25

申请号：PCT/US2010/035487

申请日：2010-05-19

Applicant: SILICON STORAGE TECHNOLOGY, INC. ,  SYU, Tsung-lu ,  YEE, Wilson, Kaming

Inventor： SYU, Tsung-lu ,  YEE, Wilson, Kaming

IPC: H03K19/177

CPC classification number: G01R31/318516 ,  H03K19/17736

Abstract: A programmable integrated circuit has a plurality of logic elements with each logic element having a plurality of input leads and at least one output lead. The programmable integrated circuit further comprises a group of interconnect lines, and a first set of programmable circuits for electrically connecting the input and output leads of the plurality of logic elements to each other through the group of interconnect lines. The programmable integrated circuit further comprises a test circuit having at least one input and one output. Further the programmable integrated circuit comprises a second set of programmable circuits for electrically connecting the one output of the test circuit to the plurality of input leads of each of the plurality of logic elements and for electrically connecting the at least one output lead of each of the plurality of logic elements to the one input of the test circuit, through the group of interconnect lines.

Abstract translation: 可编程集成电路具有多个逻辑元件，每个逻辑元件具有多个输入引线和至少一个输出引线。 可编程集成电路还包括一组互连线，以及第一组可编程电路，用于通过该组互连线将多个逻辑元件的输入和输出引线彼此电连接。 所述可编程集成电路还包括具有至少一个输入和一个输出的测试电路。 此外，可编程集成电路包括第二组可编程电路，用于将测试电路的一个输出电连接到多个逻辑元件中的每一个的多个输入引线，并且用于将每个的每个的至少一个输出引线电连接 多个逻辑元件连接到测试电路的一个输入端，通过一组互连线。

公开(公告)号：WO2010004140A3

公开(公告)日：2010-10-14

申请号：PCT/FR2009000845

申请日：2009-07-08

Applicant: UNIV PARIS CURIE ,  CENTRE NAT RECH SCIENT ,  MARRAKCHI ZIED ,  MEHREZ HABIB ,  MRABET HAYDER

Inventor： MARRAKCHI ZIED ,  MEHREZ HABIB ,  MRABET HAYDER

IPC: H03K19/177

CPC classification number: H03K19/17736

Abstract: Interconnection switch (2) of programmable logic array, comprising input ports grouping together a plurality of inputs (I, I') and output ports grouping together a plurality of outputs (0, 0' ), the inputs and the outputs being linked to a linking tree structure descending from the inputs to the outputs and comprising routing elements (4, 5, 6) organized in several levels so as to link through a unique path each input of all the input ports to at least one output of each output port. Interconnection switch, logic unit and programmable logic array comprising the latter two, which are designed to define a unique path between two points of the array.

Abstract translation: 可编程逻辑阵列的互连开关（2）包括将多个输入（I，I'）分组在一起的输入端口和将多个输出（0,0'）分组在一起的输出端口，所述输入和输出被链接到 链接树结构从输入下降到输出，并且包括以多个级别组织的路由元件（4,5,6），以便将所有输入端口的每个输入的唯一路径链接到每个输出端口的至少一个输出。 互连开关，逻辑单元和包括后两者的可编程逻辑阵列，其被设计为在阵列的两个点之间定义唯一的路径。

公开(公告)号：WO2010106738A1

公开(公告)日：2010-09-23

申请号：PCT/JP2010/001105

申请日：2010-02-19

Applicant: 日本電気株式会社 ,  中谷正吾

Inventor： 中谷正吾

IPC: H03K19/177 ,  H03K19/173

CPC classification number: H03K19/17736 ,  G06F7/575 ,  H03K19/17728

Abstract: 　ロジックブロックを構成する前置ロジックを有効に利用することができる再構成可能な論理回路を提供することである。本発明にかかる再構成可能な論理回路は、全加算器（３０）と、コンフィギュレーションデータに基づき複数の論理演算を行う２つの前置ロジック（２０）と、１種類以上の論理演算が可能な拡張論理ブロック（６０）と、を備える複数のロジックブロック（１００）を有する。前置ロジックの出力（２１Ａ、２１Ｂ）は、各々、全加算器（３０）の２つの引数入力（Ａ、Ｂ）に接続される。全加算器（３０）のキャリ出力（ＣＯ）は拡張論理ブロック（６０）に接続される。全加算器（３０）のキャリ入力（ＣＩ）には、コンフィギュレーションデータに基づき固定論理値を含む複数の信号から選択された一つが入力され、拡張論理ブロックの出力に応じて他のロジックブロックの拡張論理ブロックが出力信号を生成する。

Abstract translation: 可重构逻辑电路，其中可以有效地使用构成逻辑块的先验逻辑。 可重构逻辑电路包括多个逻辑块（100），每个逻辑块具有全加器（30），基于配置数据执行多个逻辑运算的两个先验逻辑（20）和扩展逻辑块（60） 其中一种或多种类型的逻辑操作是可能的。 现有逻辑的输出（21A，21B）连接到全加器（30）的两个参数输入（A，B）。 全加器（30）的进位输出（CO）连接到扩展逻辑块（60）。 基于配置数据将从包括固定逻辑值的多个信号中选择的一个信号输入到全加器（30）的进位输入（CI）。 响应于该扩展逻辑块的输出，另一逻辑块的扩展逻辑块产生输出信号。

公开(公告)号：WO2010079326A2

公开(公告)日：2010-07-15

申请号：PCT/GB2010/000012

申请日：2010-01-06

Applicant: ARM LIMITED ,  HILL, Stephen, John ,  MULLER, Michael, Peter

Inventor： HILL, Stephen, John ,  MULLER, Michael, Peter

IPC: H03K19/177

CPC classification number: H03K19/17736 ,  H03K19/17732 ,  H03K19/17744

Abstract: An integrated circuit includes an array of interconnected programmable logic elements (2) each logic element performing data processing control by a configuration. The logic elements may be part of a field programmable gate array. Embedded within the array are a plurality of dedicated communication interface circuits (36) providing access to one or more shared communication channels (38) to provide intra-array communication. Communication transactions between functional unit (78, 80, 82, 84) are multiplexed (e.g. time-division-multiplexed) together to share a shared communication channel provided within the array.

Abstract translation: 集成电路包括互连可编程逻辑元件阵列（2），每个逻辑元件通过配置执行数据处理控制。 逻辑元件可以是现场可编程门阵列的一部分。 嵌入阵列内的是多个专用通信接口电路（36），提供对一个或多个共享通信信道（38）的访问以提供阵列内通信。 功能单元（78,80,82,84）之间的通信事务被多路复用（例如时分多路复用）在一起以共享在阵列内提供的共享通信信道。

公开(公告)号：WO2010032866A1

公开(公告)日：2010-03-25

申请号：PCT/JP2009/066581

申请日：2009-09-15

Applicant: 日本電気株式会社 ,  斎藤英彰

Inventor： 斎藤英彰

IPC: H03K19/177 ,  H01L21/82

CPC classification number: H03K19/17736

Abstract: 　低コストで高性能の半導体プログラマブルデバイスを得るため、本発明の半導体プログラマブルデバ イスは、チップ上に配置された複数の行配線と複数の列配線と、行配線と列配線との交点に設けられ、 データ信号を転送するスイッチファブリックと、スイッチファブリックのそれぞれと接続された回路ブロックとを有し、行配線または列配線のいずれか一方は、データ信号を構成する第１のデータ信号群と 第２のデータ信号群のうちのいずれか一方のデータ信号群のみを転送するように構成され、列配線と行配線のうちの他方は、第１のデータ信号群と第２のデータ信号群の両者を転送するように構成されている。

Abstract translation: 获得了低成本和高性能的半导体可编程器件。 因此，半导体可编程装置设置有布置在芯片上的多个行布线和多个列布线，设置在行布线和列布线之间的交点处的交换结构以传送数据信号，以及 连接到每个交换结构的电路块，其中行布线或列布线之一被配置为传送构成数据信号的第一数据信号组或第二数据信号组，另一个 列布线或行布线被配置为传送第一数据信号组和第二数据信号组两者。

公开(公告)号：WO2010004140A2

公开(公告)日：2010-01-14

申请号：PCT/FR2009/000845

申请日：2009-07-08

Applicant: UNIVERSITE PARIS 6 PIERRE ET MARIE CURIE ,  CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE ,  MARRAKCHI, Zied ,  MEHREZ, Habib ,  MRABET, Hayder

Inventor： MARRAKCHI, Zied ,  MEHREZ, Habib ,  MRABET, Hayder

IPC: H03K19/177

CPC classification number: H03K19/17736

Abstract: Commutateur d'interconnexion (2) de réseau logique programmable, comportant des ports d'entrée regroupant une pluralité d'entrées (I, I') et des ports de sortie regroupant une pluralité de sorties (0, 0' ), les entrées et les sorties étant reliées à une structure arborescente de liaison descendant des entrées vers les sorties et comportant des éléments de routage (4, 5, 6) organisés selon plusieurs niveaux pour relier par un chemin unique chaque entrée de tous les ports d'entrée à au moins une sortie de chaque port de sortie. Commutateur d' interconnexion, unité logique et réseau logique programmable comportant ceux-ci, qui sont agencés pour définir un chemin unique entre deux points du réseau.

Abstract translation:

互连交换机（2）R＆eacute;可编程逻辑网络，其包括的ENTRé端口Ë集合多个＆eacute; （I，I'）和输出端口分组为多个eacute; 的输出（0,0'），入口和输出相互连接。 输入端E ES到出口的树结构链路和后代包含E L E路由元件（4，5，6）在几个级别组织（E S）连接的唯一路径的所有端口的每个输入端EÈ 入口＆agrave; 每个输出端口至少有一个输出。 互连交换机，单元＆oacute; 逻辑和R e中的可编程逻辑网络，其包含，其是AGENC（E S）用于解端面R E桶的两个点之间的单个路径。