公开(公告)号：WO2017166842A1

公开(公告)日：2017-10-05

申请号：PCT/CN2016/107914

申请日：2016-11-30

申请人： SHENZHEN XINGMEM TECHNOLOGY CORPORATION

发明人： LIU, Bo

IPC分类号： G06F12/00

CPC分类号： G11C11/40615 ,  G11C7/1006 ,  G11C8/18 ,  G11C11/406 ,  G11C11/40603 ,  G11C11/40618 ,  G11C11/4074 ,  G11C11/4076 ,  G11C11/4096 ,  G11C29/02 ,  G11C29/44 ,  G11C2211/4062

摘要： A dynamic random access memory (DRAM) with code bit and self-refresh operation is disclosed. In one particular exemplary embodiment, at least one code bit is appended to N bits of user data to form a new code data. The user data are stored in a plurality of user data sub-arrays and code bit is stored in code bit sub-array respectively. Each sub-array stores at least one bit per user-specified row and column address. Each sub-array is independently controlled in either refresh operation or user operation. Refresh operation works on at least one sub-array at a time out of a plurality of sub-arrays. User operations work on other sub-arrays out of a plurality of sub-arrays. The code bit is used by an error detection and correction circuit to detect error and correct the bit error according to the address of the refreshing sub-array. User read operation and internal refresh operation can work concurrently.

摘要翻译： 公开了一种具有码位和自刷新操作的动态随机存取存储器（DRAM）。 在一个特定的示例性实施例中，至少一个码位被附加到N位用户数据以形成新的码数据。 用户数据存储在多个用户数据子数组中，并且码位分别存储在码位子数组中。 每个子阵列至少为用户指定的行和列地址存储一位数据。 每个子阵列在刷新操作或用户操作中都是独立控制的。 刷新操作一次对多个子阵列中的至少一个子阵列起作用。 用户操作在多个子阵列中的其他子阵列上工作。 错误检测和纠正电路使用码位来检测错误，并根据刷新子阵列的地址纠正位错误。 用户读取操作和内部刷新操作可以同时工作。

公开(公告)号：WO2017079511A1

公开(公告)日：2017-05-11

申请号：PCT/US2016/060453

申请日：2016-11-04

申请人： CARVER SCIENTIFIC, INC.

发明人： CARVER, David, Reginald ,  HALL, Sean, Claudius ,  ANDREPONT, Chase, Koby ,  REYNOLDS, Sean, William ,  GIBBS, Jaime, Hayes ,  FULFER, Bradford, Wesley

IPC分类号： G11C11/24 ,  G11C13/00

CPC分类号： G11C11/406 ,  C08L101/12 ,  C08L2203/20 ,  C08L2205/025 ,  G11C11/22 ,  G11C11/221 ,  G11C11/24 ,  G11C13/0016 ,  H01G7/02 ,  H01G7/021 ,  H01G7/06

摘要： Embodiments of an electroentropic memory device comprising an array of electroentropic storage devices (EESDs) are disclosed, as well as methods of making and using the electroentropic memory device. The memory device includes a plurality of address lines arranged in rows to select a row of the EESDs and a plurality of data lines arranged in columns to select a column of the EESDs, wherein each EESD is coupled in series between an address line connected to one side of the EESD and a data line connected to an opposing side of the EESD. The memory device may have a stacked architecture with multiple layers of address lines, data lines, and EESDs. The disclosed electroentropic memory devices are operable in ROM and RAM modes. EESDs in the disclosed electroentropic memory devices may include from 2-4096 logic states and/or have a density from 0.001 kb/cm 3 to 1024 TB/cm 3 .

摘要翻译： 公开了包括电熵存储设备（EESD）阵列的电熵存储设备的实施例以及制造和使用该电子存储设备的方法。 存储器件包括多个排列成行的选址线以选择EESD行和多个排列成列的EVDD数据线以选择EESD列，其中每个EESD串联耦合在连接到一个 EESD的一侧和数据线连接到EESD的另一侧。 存储器件可以具有多层地址线，数据线和EESD的堆叠体系结构。 所公开的电熵存储设备可在ROM和RAM模式下操作。 所公开的电熵存储设备中的EESD可以包括2-4096个逻辑状态和/或具有从0.001kb / cm 3到1024 TB / cm 3的密度。 p>

公开(公告)号：WO2016175959A1

公开(公告)日：2016-11-03

申请号：PCT/US2016/024569

申请日：2016-03-28

申请人： QUALCOMM INCORPORATED

发明人： TAHA, Ali ,  CHUN, Dexter Tamio

IPC分类号： G06F1/32

CPC分类号： G06F1/3275 ,  G06F1/3287 ,  G06F2212/1028 ,  G06F2212/205 ,  G11C11/406 ,  G11C14/0009 ,  G11C14/0054 ,  Y02D10/13 ,  Y02D10/14

摘要： Methods and apparatuses for memory power reduction are provided. The apparatus determines whether to store data into a DRAM or an NVRAM during an idle state of a processor based on power consumption by the DRAM in association with refreshing the data in the DRAM and use of the data stored in the DRAM by the processor, based on power consumption by the NVRAM in association with use of the data stored in the NVRAM by the processor, and based on a duty cycle associated with current drawn in a first power state and a second power state in association with the data. The NVRAM is a type of non-volatile random-access memory other than flash memory. The processor stores the data into one of the DRAM or the NVRAM based on the determination whether to store the data in the DRAM or the NVRAM.

摘要翻译： 提供了用于存储器功率降低的方法和装置。 该设备基于DRAM的功耗与DRAM中的数据相关联以及处理器中存储在DRAM中的数据的使用，确定在处理器的空闲状态期间是否将数据存储到DRAM或NVRAM中 关于由处理器使用存储在NVRAM中的数据以及与数据相关联的与第一功率状态和第二功率状态相关联的电流相关联的占空比，NVRAM的功耗。 NVRAM是除闪存之外的一种非易失性随机存取存储器。 根据是否将数据存储在DRAM或NVRAM中，处理器将数据存储到DRAM或NVRAM中的一个中。

公开(公告)号：WO2016049608A1

公开(公告)日：2016-03-31

申请号：PCT/US2015/052507

申请日：2015-09-25

申请人： KILOPASS TECHNOLOGY, INC.

发明人： LUAN, Harry ,  BATEMAN, Bruce ,  AXELRAD, Valery ,  CHENG, Charlie

IPC分类号： G11C7/00

CPC分类号： H01L27/1027 ,  G06F11/1048 ,  G11C11/39 ,  G11C11/4026 ,  G11C11/406 ,  G11C11/4067 ,  G11C11/408 ,  G11C11/4094 ,  H01L21/76 ,  H01L21/76224 ,  H01L27/1023 ,  H01L29/66121 ,  H01L29/87

摘要： A volatile memory array using vertical thyristors is disclosed together with methods of reducing power consumption in such arrays.

摘要翻译： 公开了使用垂直晶闸管的易失性存储器阵列以及降低这种阵列中的功率消耗的方法。

公开(公告)号：WO2016049601A1

公开(公告)日：2016-03-31

申请号：PCT/US2015/052499

申请日：2015-09-25

申请人： KILOPASS TECHNOLOGY, INC.

发明人： LUAN, Harry ,  BATEMAN, Bruce ,  AXELRAD, Valery ,  CHENG, Charlie

IPC分类号： G11C11/00 ,  H01L21/76 ,  H01L27/00

CPC分类号： H01L27/1027 ,  G06F11/1048 ,  G11C11/39 ,  G11C11/4026 ,  G11C11/406 ,  G11C11/4067 ,  G11C11/408 ,  G11C11/4094 ,  H01L21/76 ,  H01L21/76224 ,  H01L27/1023 ,  H01L29/66121 ,  H01L29/87

摘要： A volatile memory array using vertical thyristors is disclosed together with methods of fabricating the array.

摘要翻译： 公开了使用垂直晶闸管的易失性存储器阵列以及制造阵列的方法。

公开(公告)号：WO2015030834A1

公开(公告)日：2015-03-05

申请号：PCT/US2013/057757

申请日：2013-09-01

申请人： EMPIRE TECHNOLOGY DEVELOPMENT LLC

发明人： SOLIHIN, Yan

IPC分类号： G11C11/406 ,  G11C29/24 ,  G11C29/54

CPC分类号： G06F11/004 ,  G11C7/1072 ,  G11C11/40 ,  G11C11/406 ,  G11C11/40618 ,  G11C11/4074 ,  G11C29/023 ,  G11C29/028 ,  G11C29/44 ,  G11C29/50016 ,  G11C29/783 ,  G11C2211/4061

摘要： Techniques described herein generally include methods and systems related to designing and operating a DRAM device that has significantly reduced refresh energy use. A method for designing a DRAM optimizes or otherwise improves the DRAM for energy efficiency based on a measured or predicted failure probability of memory cells in the DRAM. The DRAM may be configured to operate at an increased refresh interval, thereby reducing DRAM refresh energy but causing a predictable portion of the memory cells in the DRAM to leak electrical energy too quickly to retain data. The DRAM is further configured with a selected a number of spare memory cells for replacing the "leaky" memory cells, so that operation of the DRAM at the increased refresh interval may result in little or no reduction in capacity of the DRAM.

摘要翻译： 本文描述的技术通常包括与设计和操作具有显着降低的刷新能量使用的DRAM设备相关的方法和系统。 基于DRAM中的存储器单元的测量或预测的故障概率，用于设计DRAM的方法优化或以其他方式改进用于能量效率的DRAM。 DRAM可以被配置为以增加的刷新间隔进行操作，从而减少DRAM刷新能量，但是使DRAM中的存储器单元的可预测部分太快地泄漏电能以保留数据。 DRAM进一步配置有选择的多个备用存储器单元以替换“泄漏”存储单元，使得在增加的刷新间隔的DRAM的操作可能导致DRAM的容量很少或不降低。

公开(公告)号：WO2014138641A1

公开(公告)日：2014-09-12

申请号：PCT/US2014/021960

申请日：2014-03-07

申请人： THE REGENTS OF THE UNIVERSITY OF CALIFORNIA ,  DI VENTRA, Massimiliano ,  TRAVERSA, Fabio Lorenzo ,  PERSHIN, Yuriy V.

发明人： DI VENTRA, Massimiliano ,  TRAVERSA, Fabio Lorenzo ,  PERSHIN, Yuriy V.

IPC分类号： H01G7/00

CPC分类号： G11C11/24 ,  G11C7/1006 ,  G11C11/401 ,  G11C11/404 ,  G11C11/406 ,  G11C11/4091 ,  H01L21/28282 ,  H01L28/40

摘要： A circuit utilizing memcapacitive elements for mixed memory storage and polymorphic computing is introduced. The circuit includes a plurality of memory cells each selectively or fixedly connected to a word line, bit line and dual bit line. Each memory cell includes a memcapacitive element. Voltage pulse generators can selectively applying voltage pulses to the memory cells. A method for mixed memory storage and polymorphic computing in at least two memory cells is provided. Data is stored by selectively applying voltage pulses to an individual memory cell to set an internal charge level of the memcapacitive element. Logic functions are conducted by applying voltage pulses having independent amplitudes to at least two memory cells to achieve internal charges in the memcapacitive elements of the cells to store an output bit according to a logic map that depends upon applied independent voltage pulse amplitudes.

摘要翻译： 引入了利用混合存储器和多态计算的存储器元件的电路。 电路包括多个存储单元，每个存储单元选择性地或固定地连接到字线，位线和双位线。 每个存储单元包括一个memcapacitive元件。 电压脉冲发生器可以选择性地向存储器单元施加电压脉冲。 提供了一种在至少两个存储单元中的混合存储器存储和多态计算的方法。 通过选择性地将电压脉冲施加到单个存储器单元以设置存储器元件的内部电荷电平来存储数据。 通过将具有独立幅度的电压脉冲施加到至少两个存储器单元来实现逻辑功能，以根据依赖于所施加的独立电压脉冲幅度的逻辑图来存储输出位的单元的电容元件中的内部电荷。

公开(公告)号：WO2014132836A1

公开(公告)日：2014-09-04

申请号：PCT/JP2014/053715

申请日：2014-02-18

申请人： ピーエスフォー ルクスコ エスエイアールエル ,  持田 宜晃

发明人： 持田　宜晃

IPC分类号： G11C11/406

CPC分类号： G11C11/406 ,  G11C2211/4061

摘要： 【課題】リフレッシュ頻度の調整ピッチを細かく設定することにより、リフレッシュ動作による消費電流を削減する。 【解決手段】リフレッシュ信号ＲＦの１回目の活性化に応答してＮ本数のワード線を２回選択することによりリフレッシュ動作を行い、リフレッシュ信号ＲＦの２回目の活性化に応答してＮ本数のワード線を３回選択することによりリフレッシュ動作を行う。これにより、リフレッシュ信号ＲＦの活性化に応答して平均２．５回のリフレッシュ動作を行うことができることから、リフレッシュ頻度の調整ピッチをより細かくすることができる。その結果、メモリセルのデータ保持時間に応じて、消費電流をより削減することが可能となる。

摘要翻译： [问题]通过微调刷新率的调节间距来减少由刷新操作引起的电流消耗。 [解决方案]响应于刷新信号（RF）的第一次激活，选择两个N行字线，从而执行刷新操作，然后响应于刷新信号（RF）的第二激活， 选择三个字线的N个单位，从而进行刷新操作。 结果，响应于刷新信号（RF）的激活，平均可以执行2.5次刷新操作，因此可以更精细地调整刷新率的调整间距。 结果，根据存储单元的数据保持时间，可以更多地减少电流消耗。

公开(公告)号：WO2014125937A1

公开(公告)日：2014-08-21

申请号：PCT/JP2014/052206

申请日：2014-01-31

申请人： ピーエスフォー ルクスコ エスエイアールエル ,  赤松 宏 ,  金子 昭二

发明人： 赤松　宏 ,  金子　昭二

IPC分类号： G11C11/406

CPC分类号： G11C11/406

摘要： 【課題】リフレッシュ動作による情報の保持が必要な半導体装置において、情報保持特性の低下によるリフレッシュ不良を防止する。 【解決手段】リフレッシュすべきワード線のロウアドレスを示す第１のロウアドレスＲＡＤＤａを出力するリフレッシュカウンタ４１と、メモリセルアレイに対するアクセス履歴に基づいて、追加的にリフレッシュすべきワード線のロウアドレスを示す第２のロウアドレスＲＡＤＤｂを出力するアドレス発生部と、ロウアドレスＲＡＤＤａ，ＲＡＤＤｂのいずれか一方を選択する選択回路４２を備える。本発明によれば、情報保持特性の低下したメモリセルに対応するワード線を追加的にリフレッシュすることができることから、メモリセルへのアクセス履歴に関わらず、正しく情報を保持することが可能となる。

摘要翻译： [问题]在需要保持刷新操作的信息的半导体器件中，防止由于信息维持特性的降低引起的刷新故障。 [解决方案]提供以下内容：用于输出指示要刷新的字线的原始地址的第一原始地址（RADDa）的刷新计数器（41） 一个地址产生部分，用于根据存储单元阵列的访问历史输出一个第二原始地址（RADDb），该原始地址指示待额外刷新的字线的原始地址; 以及用于选择原始地址（RADDa）或原始地址（RADDb）的选择电路（42）。 根据本发明，可以额外刷新对应于其信息维持特性已被减少的存储单元的字线，因此无论访问存储器单元的历史如何，都可以正确地维护信息。

公开(公告)号：WO2014120477A1

公开(公告)日：2014-08-07

申请号：PCT/US2014/012007

申请日：2014-01-17

申请人： MICRON TECHNOLOGY, INC.

发明人： JONES, William F. ,  WRIGHT, Jeffrey P.

IPC分类号： G11C11/401 ,  G11C11/406

CPC分类号： G11C8/10 ,  G11C11/406 ,  G11C11/40611 ,  G11C11/40622 ,  G11C11/4087 ,  G11C17/16 ,  G11C17/18 ,  G11C29/783 ,  G11C2211/4068

摘要： Apparatuses and methods for targeted row refreshes are disclosed herein. In an example apparatus, a predecoder receives a target row address and determines whether a target row of memory associated with the target row address is a primary or a redundant row of memory. The predecoder is further configured to cause one or more rows of memory physically adjacent the primary row of memory to be refreshed if the primary row is the target row or one or more rows of memory physically adjacent the redundant row of memory to be refreshed if the redundant row of memory is the target row of memory.

摘要翻译： 本文公开了用于目标行刷新的装置和方法。 在示例性装置中，预解码器接收目标行地址并且确定与目标行地址相关联的目标行存储器是主存储器还是冗余存储器行。 如果主行是目标行或物理上邻近待刷新的存储器的行，存储器的一行或多行存储器将被刷新，则预解码器还被配置为使物理上邻近主行存储器的一行或多行存储器被刷新，如果 内存冗余行是目标行内存。