公开(公告)号：WO1982001095A1

公开(公告)日：1982-04-01

申请号：PCT/US1981001176

申请日：1981-09-02

Applicant: WESTERN ELECTRIC CO INC

Inventor： WESTERN ELECTRIC CO INC ,  LARSON A

IPC: G06F15/16

CPC classification number: G06F15/17 ,  G06F13/36 ,  H04Q3/54533 ,  H04Q3/5455

Abstract: Des systemes de multiprocesseurs de l'art anterieur utilisent soit un seul ensemble de ressources communes qui sont partagees par tous les processeurs, soit une pluralite de ressources, chacune d'elles etant reservee a un processeur particulier. Dans cette seconde situation, des liaisons d'intercommunication en serie necessitant a la fois la participation des processeurs de transmission et de reception sont utilisees pour transmettre des donnees entre les processeurs. Le systeme d'interconnexion de processeurs en question etablit la connexion de n processeurs independants entre eux (209-1 a 209-n), chacun d'eux etant associe a une pluralite de ressources (205-ia 207-i) lesquelles ressources sont connectees au processeur par un bus local (214-1 a 214-n), de telle sorte que tout processeur du systeme ait acces direct a toute ressource du systeme meme si une telle ressource est associee a un autre processeur.

公开(公告)号：WO2019124259A1

公开(公告)日：2019-06-27

申请号：PCT/JP2018/046128

申请日：2018-12-14

Applicant: 日本電気株式会社

Inventor： 林　佑樹 ,  鈴木　順

IPC: G06F13/14 ,  G06F13/36 ,  G06F13/38

CPC classification number: G06F13/14 ,  G06F13/36 ,  G06F13/38

Abstract: 仮想ブリッジを含むブリッジ、及び、入出力デバイスの構成情報を格納する構成記憶手段と、ブリッジに接続された入出力デバイスの構成情報を、入出力デバイスから読み込んで構成記憶手段に格納するバス認識手段と、ブリッジではない接続手段に接続された入出力デバイスと仮想ブリッジとの仮想接続を定義する仮想資源定義記憶手段と、バス認識手段が送信した、仮想ブリッジに接続された入出力デバイスに対する構成情報の読み込み要求を受信して、仮想接続が定義されている入出力デバイスから構成情報を読み込んでバス認識手段に送信するデバイスアクセス転送手段と、を備える構成管理装置。これにより、ブリッジでない接続手段に接続されている入出力デバイスとブリッジに接続されている入出力デバイスを、同じインタフェースで制御することができる。

公开(公告)号：WO2019013926A1

公开(公告)日：2019-01-17

申请号：PCT/US2018/037840

申请日：2018-06-15

Applicant: QUALCOMM INCORPORATED

Inventor： GRAIF, Sharon ,  PITIGOI-ARON, Radu ,  AMARILIO, Lior

IPC: G06F13/376

CPC classification number: G06F13/4291 ,  G06F13/26 ,  G06F13/36 ,  G06F13/376 ,  G06F13/4086 ,  G06F2213/0016 ,  G06F2213/0038

Abstract: Systems, methods, and apparatus for communication over a serial bus in accordance with an I3C protocol are described that enable a non-participating device to cause a master device on an I3C bus transmit a STOP condition that terminates a transaction with a slave device coupled to the I3C bus. A method performed at a master device coupled to a serial bus includes initiating a transaction between the master device and a first slave device, terminating the transaction before completion of the transaction when a second slave device intervenes in the transaction, and servicing the second slave device after terminating the transaction. The transaction may include transmissions of data frames over the serial bus. The second slave device may intervene when it is not a party to the transaction.

公开(公告)号：WO2018111497A1

公开(公告)日：2018-06-21

申请号：PCT/US2017/062352

申请日：2017-11-17

Applicant: INTEL CORPORATION

Inventor： SRIVASTAVA, Amit, Kumar

IPC: G06F13/42

CPC classification number: G06F13/4282 ,  G06F13/36 ,  G06F13/4027 ,  G06F13/4068 ,  G06F2213/0042 ,  H04L27/0002 ,  H04L69/08 ,  H04L69/18

Abstract: Methods and apparatuses relating to circuitry to couple an embedded Universal Serial Bus (eUSB) circuit to a Universal Serial Bus (USB) transceiver interface circuit are described. In one embodiment, an apparatus includes an analog front end circuit to couple to a device; a transceiver interface circuit to couple to a serial bus controller; and an adapter circuit coupled between the analog front end circuit and the transceiver interface circuit to convert between a first protocol of the analog front end circuit and a second, different protocol of the transceiver interface circuit.

公开(公告)号：WO2018063740A1

公开(公告)日：2018-04-05

申请号：PCT/US2017/049824

申请日：2017-09-01

Applicant: INTEL CORPORATION

Inventor： IYER, Venkatraman ,  WAGH, Mahesh ,  HALLECK, William R. ,  SHAH, Rahul R.

IPC: G06F13/42

CPC classification number: G06F13/4068 ,  G06F13/36 ,  G06F13/4022 ,  G06F13/4027 ,  G06F13/4265

Abstract: An interface adapter to identify a first ready signal from a first link layer-to-physical layer (LL-PHY) interface of a first communication protocol indicating readiness of a physical layer of the first protocol to accept link layer data. The interface adapter generates a second ready signal compatible with a second LL-PHY interface of a second communication protocol to cause link layer data to be sent from a link layer of the second communication protocol according to a predefined delay. A third ready signal is generated compatible with the first LL-PHY interface to indicate to the physical layer of the first communication protocol that the link layer data is to be sent. The interface adapter uses a shift register to cause the link layer data to be passed to the physical layer according to the predefined delay.

Abstract translation: 用于识别来自第一通信协议的第一链路层到物理层（LL-PHY）接口的指示第一协议的物理层准备好接受的第一就绪信号的接口适配器 链路层数据。 接口适配器生成与第二通信协议的第二LL-PHY接口兼容的第二就绪信号，以使链路层数据根据预定延迟从第二通信协议的链路层发送。 生成与第一LL-PHY接口兼容的第三就绪信号，以向第一通信协议的物理层指示链路层数据将被发送。 接口适配器使用移位寄存器来根据预定义的延迟将链路层数据传递到物理层。

公开(公告)号：WO2017136255A1

公开(公告)日：2017-08-10

申请号：PCT/US2017/015544

申请日：2017-01-30

Applicant: SYMBOLIC IO CORPORATION

Inventor： IGNOMIRELLO, Brian, M.

IPC: G06F11/14 ,  G06F3/06 ,  G06F7/24 ,  G06F12/14 ,  G06F12/16 ,  G06F17/30 ,  H03M7/00

CPC classification number: G06F13/36 ,  G06F13/4068 ,  G06F13/4282 ,  G06F21/85

Abstract: System and method to transferably store a system state of an electronic component, the system including a processor and a circuit module. The processor is configured to decompose the system state into a plurality of data vectors, and to map each of the plurality of data vectors to a respective bit marker. The circuit module is removably coupled to the electronic component, the circuit module including a memory and a transceiver. The transceiver is coupled to the memory and to a communication link between the memory and the processor, the transceiver operable to send and to receive data at a rate faster than 640 MBps. Data sent and received by the transceiver comprises bit markers mapped by the processor.

Abstract translation: 可转移地存储电子组件的系统状态的系统和方法，所述系统包括处理器和电路模块。 处理器被配置为将系统状态分解成多个数据向量，并且将多个数据向量中的每一个映射到相应的位标记。 电路模块可移除地耦合到电子组件，电路模块包括存储器和收发器。 收发器耦合到存储器和存储器与处理器之间的通信链路，收发器可操作来以高于640MBps的速率发送和接收数据。 收发器发送和接收的数据包含处理器映射的位标记。

公开(公告)号：WO2017112198A1

公开(公告)日：2017-06-29

申请号：PCT/US2016/062968

申请日：2016-11-20

Applicant: INTEL CORPORATION

Inventor： HARRIMAN, David J. ,  KULKARNI, Manjari ,  PETHE, Akshay G. ,  STALLEY, Sean O. ,  WAGH, Mahesh ,  DAS SHARMA, Debendra

IPC: G06F15/173

CPC classification number: G06F13/4022 ,  G06F13/36 ,  G06F13/4282

Abstract: An interconnect switch is provided including switching logic executable to facilitate a Peripheral Component Interconnect Express (PCIe)-based interconnect, and further including a 5 control host embedded in the switch to provide one or more enhanced routing capabilities. The control host includes a processor device, memory, and software executable by the processor device to process traffic received at one or more ports of the switch to redirect at least a portion of the traffic to provide the one or more enhanced routing capabilities.

Abstract translation: 提供互连交换机，其包括可执行以促进基于外围组件互连高速（PCIe）的互连的交换逻辑，并且还包括嵌入交换机中的控制主机以提供一个或多个增强的路由能力 。 控制主机包括处理器设备，存储器以及可由处理器设备执行的软件，以处理在交换机的一个或多个端口处接收到的流量，以重定向至少一部分流量以提供一个或多个增强的路由能力。 p>

公开(公告)号：WO2017112093A1

公开(公告)日：2017-06-29

申请号：PCT/US2016/059932

申请日：2016-11-01

Applicant: INTEL CORPORATION

Inventor： MCGOWAN, Steven B. ,  CHEN, Huimin

IPC: G06F13/38

CPC classification number: G06F13/36 ,  G06F13/4027 ,  G06F2213/0042 ,  H04L25/0298

Abstract: A system and method of conducting precision time management in a universal serial bus system with a retimer. The method includes initiating, from the retimer, a link delay management request on an upstream-facing port of the retimer. The method further includes receiving, at a downstream-facing port of the retimer, a link delay management request and responding to the request received on the downstream-facing port.

Abstract translation:

在通用串行总线系统中用重定时器进行精确时间管理的系统和方法。 该方法包括从重定时器发起对重定时器的面向上游端口的链路延迟管理请求。 该方法还包括在重定时器的面向下游的端口处接收链路延迟管理请求并且响应在面向下游端口上接收到的请求。

公开(公告)号：WO2017072904A1

公开(公告)日：2017-05-04

申请号：PCT/JP2015/080514

申请日：2015-10-29

Applicant: 株式会社日立製作所

Inventor： 重森　崇志 ,  柴田　安啓 ,  荒川　修

IPC: G06F13/00 ,  G06F3/00 ,  G06F13/36

CPC classification number: G06F3/00 ,  G06F13/00 ,  G06F13/36

Abstract: 　計算機システムは、サーバモジュールと管理モジュールとを含む。サーバモジュールは、各スロットに係るホットプラグイベントを制御するホットプラグコントローラと、サーバモジュールの状態を監視する監視コントローラとを含む。監視コントローラとホットプラグコントローラとは、第１の通信インタフェースを介して接続されており、管理モジュールと監視コントローラとは、第２の通信インタフェースを介して接続されている。監視コントローラは、ホットプラグコントローラがホットプラグイベントを検知したことを、第１の通信インタフェースを介して検知し、管理モジュールは、監視コントローラがホットプラグイベントを検知したことを、第２の通信インタフェースを介して検知する。

Abstract translation: 计算机系统包括服务器模块和管理模块。 服务器模块包括用于控制每个插槽的热插拔事件的热插拔控制器和用于监视服务器模块的状态的监督控制器。 监控控制器和热插拔控制器通过第一通讯接口连接，管理模块和监控控制器通过第二通讯接口连接。 监控控制器通过第一通讯接口检测到热插拔控制器检测到热插拔事件，管理模块通过第二通讯接口通知监控控制器检测到热插拔事件 通过检测。

公开(公告)号：WO2017017668A1

公开(公告)日：2017-02-02

申请号：PCT/IL2016/050618

申请日：2016-06-13

Applicant: SITAL TECHNOLOGY AND HARDWARE ENGINEERING (1997) LTD.

Inventor： HOFMAN, Ofer

IPC: G06F21/55 ,  G06F21/85 ,  H04L12/26 ,  H04L12/40

CPC classification number: G06F21/44 ,  G06F13/36 ,  G06F21/55 ,  G06F21/85 ,  G06F2221/034 ,  H04L12/40

Abstract: Communication bus enables devices to communicate and exchange information and control signals. There is a growing concern over the security of such types of buses. Since any device can transmit any message, and device on the bus which can be compromised poses a threat for the bus. Described is a system to authenticate the source of messages from various devices on a communication bus.

Abstract translation: 通信总线使设备能够通信和交换信息和控制信号。 对这种类型的公共汽车的安全性日益受到关注。 由于任何设备都可以发送任何消息，总线上可能受到威胁的设备对总线构成威胁。 描述了一种用于认证来自通信总线上的各种设备的消息源的系统。