公开(公告)号：WO2018008103A1

公开(公告)日：2018-01-11

申请号：PCT/JP2016/069983

申请日：2016-07-06

Applicant: 株式会社日立製作所

Inventor： 丸山　貴史

IPC: G06F13/12 ,  G06F13/24 ,  G06F13/36

CPC classification number: G06F13/12 ,  G06F13/24 ,  G06F13/36

Abstract: 計算機システムにおいて、メモリは、プロセッサからインタフェース装置への発行コマンドが格納される複数の発行キューと、インタフェース装置からプロセッサへの完了コマンドが格納される複数の完了キューとを有する。インタフェース装置は、発行キューから発行コマンドをデキューすると、その発行コマンドを外部装置へ送信し、その発行コマンドに係るコマンド情報を記憶領域に保持する。インタフェース装置は、外部装置から完了コマンドを受領すると、その受領した完了コマンドを或る完了キューにエンキューし、その完了キューのＩＤを保持し、その受領した完了コマンドに対応する発行コマンド係るコマンド情報を記憶領域から削除する。

Abstract translation: 在

计算机系统，所述存储器包括多个发出队列从处理器到接口设备发出命令的存储，从接口设备到所述处理器的多个完成队列完成指令的存储 有。 当从发行队列中取出发出的命令时，接口设备将发布命令发送到外部设备，并将与发布命令相关的命令信息保存在存储区域中。 接口装置，在接收到来自外部设备的终止命令，并且入列所接收到的完整的命令到一定完成队列保持完成队列的ID，与对应于所接收的完整的命令发出命令的命令信息 从存储区删除。

公开(公告)号：WO2017120270A1

公开(公告)日：2017-07-13

申请号：PCT/US2017/012230

申请日：2017-01-04

Applicant: GRAY RESEARCH LLC

Inventor： GRAY, Jan Stephen

IPC: H04L12/933 ,  H04L12/931

CPC classification number: G06F13/36 ,  G06F13/4068 ,  H04L49/109

Abstract: An embodiment of a massively parallel computing system comprising a plurality of processors, which may be subarranged into clusters of processors, and interconnected by means of a configurable directional 2D router for Networks on Chips (NOCs) is disclosed. The system further comprises diverse high bandwidth external I/O devices and interfaces, which may include without limitation Ethernet interfaces, and dynamic RAM (DRAM) memories. The system is designed for implementation in programmable logic in FPGAs, but may also be implemented in other integrated circuit technologies, such as non programmable circuitry, and in integrated circuits such as application specific integrated circuits (ASICs). The system enables the practical implementation of diverse FPGA computing accelerators to speed up computation for example in data centers or telecom networking infrastructure. The system uses the NOC to interconnect processors, clusters, accelerators, and/or external interfaces. A great diversity of NOC client cores, for communication amongst various external interfaces and devices, and on-chip interfaces and resources, may be coupled to a router in order to efficiently communicate with other NOC client cores. The system, router, and NOC enable feasible FPGA implementation of large integrated systems on chips, interconnecting hundreds of client cores over high bandwidth links, including compute and accelerator cores, industry standard IP cores, DRAM/HBM/HMC channels, PCI Express channels, and 10G/25G/40G/100G/400G networks.

Abstract translation: 公开了包括多个处理器的大规模并行计算系统的实施例，其可以被子排列成处理器群并且通过用于芯片上网络（NOC）的可配置定向2D路由器互连 。 该系统还包括不同的高带宽外部I / O设备和接口，其可以包括但不限于以太网接口和动态RAM（DRAM）存储器。 该系统设计用于在FPGA中的可编程逻辑中实现，但也可以在其他集成电路技术（例如非可编程电路）以及诸如专用集成电路（ASIC）的集成电路中实现。 该系统能够实现多种FPGA计算加速器的实际实施，以加速计算，例如在数据中心或电信网络基础设施中。 系统使用NOC互连处理器，集群，加速器和/或外部接口。 为了与其他NOC客户端核心进行有效通信，可以将各种NOC客户端核心（用于各种外部接口和设备之间的通信以及片上接口和资源）耦合到路由器。 系统，路由器和NOC可以在芯片上实现大型集成系统的可行FPGA实现，通过高带宽链路（包括计算和加速器内核，工业标准IP内核，DRAM / HBM / HMC通道，PCI Express通道等）互连数百个客户端内核。 和10G / 25G / 40G / 100G / 400G网络。

公开(公告)号：WO2017099917A1

公开(公告)日：2017-06-15

申请号：PCT/US2016/060790

申请日：2016-11-07

Applicant: INTEL CORPORATION

Inventor： DUBAL, Scott P. ,  LOUZOUN, Eliel ,  BOOM, Douglas D. ,  LUSTED, Kent C. ,  BARBEE, Ronald F. ,  SHAH, Nishantkumar

IPC: G06F13/42 ,  G06F13/40

CPC classification number: G06F13/4068 ,  G06F13/36 ,  G06F13/4282 ,  H04L67/10

Abstract: Methods for implementing mini-mezzanine Open Compute Project (OCP) plug-and-play Network PHY Cards and associated apparatus. In accordance with one aspect, the MAC (Media Access Channel) and PHY (Physical) layer functions in one or more communication protocol stacks are split between a MAC block in a Platform Controller Hub (PCH) or processor SoC and a PHY card installed in a mezzanine slot of a platform and including one or more ports. During platform initialization operations, configuration parameters are read from the PHY card including a PHY card ID, and a corresponding configuration script is selected and executed to configure the PHY card for use in the platform. The configuration parameters are also used to enumerate PCIe devices associated with physical functions and ports supported by the PHY card.

Abstract translation:

实现迷你夹层开放计算项目（OCP）即插即用网络PHY卡和相关设备的方法。 根据一个方面，一个或多个通信协议栈中的MAC（媒体访问信道）和PHY（物理）层功能在平台控制器中心（PCH）或处理器SoC中的MAC块与安装在 平台的夹层槽并包括一个或多个端口。 在平台初始化操作期间，从PHY卡读取包括PHY卡ID的配置参数，并且选择并执行相应的配置脚本以配置用于平台的PHY卡。 配置参数还用于枚举与PHY卡支持的物理功能和端口相关的PCIe设备。

公开(公告)号：WO2017084139A1

公开(公告)日：2017-05-26

申请号：PCT/CN2015/097525

申请日：2015-12-15

Applicant: 上海交通大学

Inventor： 薛栋梁 ,  黄林鹏 ,  茅志祥 ,  施扬 ,  周纤

IPC: G06F13/40

CPC classification number: G06F13/404 ,  G06F13/102 ,  G06F13/36 ,  G06F13/40 ,  G06F13/4081

Abstract: 一种可字节寻址的非易失性存储器的热插拔方法，包括所述存储器的热添加和热移除；热添加包括物理添加和逻辑添加，热移除包括逻辑移除和物理移除；物理添加用于将所述存储器由不带电的裸设备转化为操作系统可管理的块设备；逻辑添加用于将所述存储器从操作系统可管理的块设备转换为可映射虚拟地址的内存设备；逻辑移除用于将可映射虚拟地址的内存设备转换为操作系统可管理的块设备；物理移除用于将所述存储器从操作系统可管理的块设备转化为不带电的裸设备。所述方法适合在各种体系架构的计算机系统上对可字节寻址的非易失性存储器资源进行调度和扩展，具有良好的市场前景和应用价值。

公开(公告)号：WO2017033421A1

公开(公告)日：2017-03-02

申请号：PCT/JP2016/003657

申请日：2016-08-09

Applicant: CANON KABUSHIKI KAISHA

Inventor： ZHOU, Jiemin

IPC: G06F1/04 ,  B41J29/38 ,  G06F13/36 ,  G06F15/173

CPC classification number: G06F1/04 ,  B41J29/38 ,  G06F1/3237 ,  G06F1/3284 ,  G06F13/36 ,  G06F13/362 ,  G06F13/4256 ,  G06F15/173

Abstract: Supply of a first clock signal used in an interface part of each of a plurality of slave devices on a ring bus and a second clock signal used in a core part of each of the plurality of slave devices is controlled. The slave device as the target of a request issued from a master device is specified. The first clock signal is supplied to each of the plurality of slave devices and the second clock signal is supplied to the specified slaved device.

Abstract translation: 控制在环形总线上的多个从设备中的每一个的接口部分中使用的第一时钟信号和在多个从设备中的每一个的核心部分中使用的第二时钟信号。 指定作为从主设备发出的请求的目标的从设备。 第一时钟信号被提供给多个从设备中的每一个，并且第二时钟信号被提供给指定的从设备。

公开(公告)号：WO2016163252A1

公开(公告)日：2016-10-13

申请号：PCT/JP2016/059681

申请日：2016-03-25

Applicant: ソニー株式会社

Inventor： 松本　英之 ,  林　宏暁 ,  横川　峰志 ,  吉持　直樹

IPC: H04L25/02 ,  G06F13/36 ,  H04M1/00

CPC classification number: G06F13/4086 ,  G06F13/36 ,  H04L25/02 ,  H04M1/00

Abstract: 　本開示のバスシステムは、１または複数の撮像装置を含み、時分割でデータ信号を送受信する３以上の装置と、３以上の装置が接続されたバスとを備える。

Abstract translation: 根据本公开的总线系统提供有：三个或更多个设备，其包括一个或多个图像捕获设备，并且以时分方式发送和接收数据信号; 以及连接三个或更多个设备的总线。

公开(公告)号：WO2016097793A1

公开(公告)日：2016-06-23

申请号：PCT/IB2014/003173

申请日：2014-12-14

Applicant: VIA ALLIANCE SEMICONDUCTOR CO., LTD.

Inventor： COL, Gerard, M. ,  EDDY, Colin ,  GLENN, Henry, G.

IPC: G06F15/163

CPC classification number: G06F9/3855 ,  G06F9/30043 ,  G06F9/3836 ,  G06F13/36 ,  Y02D10/14

Abstract: An apparatus includes first and second reservation stations. The first reservation station (421.L) dispatches a load micro instruction, and indicates on a hold bus (444) if the load micro instruction is a specified load micro instruction directed to retrieve an operand from a prescribed resource other than on-core cache memory. The second reservation station (421.1-421.N) is coupled to the hold bus (444), and dispatches one or more younger micro instructions therein that depend on the load micro instruction for execution after a number of clock cycles following dispatch of the first load micro instruction, and if it is indicated on the hold bus (444) that the load micro instruction is the specified load micro instruction, the second reservation station (421.1-421.N) is configured to stall dispatch of the one or more younger micro instructions until the load micro instruction has retrieved the operand. The plurality of non-core resources includes a control element, coupled to the out-of order processor via a control bus.

Abstract translation: 一种装置包括第一和第二保留站。 第一保留站（421.L）调度负载微指令，并且在保持总线（444）上指示负载微指令是否是指定的负载微指令，用于从除核心缓存之外的规定资源检索操作数 记忆。 第二保留站（421.1-421.N）被耦合到保持总线（444），并在其中分派一个或多个依赖于负载微指令执行的一个或多个较小的微指令，以在第一个 加载微指令，并且如果在保持总线（444）上指示负载微指令是指定的负载微指令，则第二保留站（421.1-421.N）被配置为停止一个或多个更年轻的 微指令，直到加载微指令已经检索到操作数。 多个非核心资源包括经由控制总线耦合到失序处理器的控制元件。

公开(公告)号：WO2016088255A1

公开(公告)日：2016-06-09

申请号：PCT/JP2014/082269

申请日：2014-12-05

Applicant: 三菱電機株式会社

Inventor： 星川　賢 ,  綿引　政貴 ,  竹中　佑太

IPC: G06F13/36

CPC classification number: G06F13/122 ,  G06F13/1689 ,  G06F13/36

Abstract: 　外部ユニットと接続するバス制御部、データ処理を行う演算処理部およびアナログディジタル変換されたディジタルデータを保持する演算部を備え、前記ディジタルデータを前記演算処理部に一旦書込んでから前記バス制御部に書込む通常アクセスモードと前記ディジタルデータを前記バス制御部に直接書込む高速アクセスモードを有するアナログディジタル変換ユニットにおいて、前記ディジタルデータの書込み許可信号を出力する書込み許可回路であって、前記演算部に備えられ、予め定められた前記バス制御部のメモリのアドレスと前記演算処理部が指定したアドレスが一致する場合に、前記演算部からの書込み許可信号を出力するアドレス一致判定回路と、前記演算処理部が、前記高速アクセスモードであることを示す高速アクセス信号をアサートした場合にのみ、前記書込み許可信号を前記バス制御部に入力する論理回路と、を備える。

Abstract translation: 提供一种写入使能电路，其在包括连接到外部单元的总线控制单元的模拟/数字转换单元中输出已经被模拟/数字转换的数字数据的写使能信号，计算处理单元执行 数据处理以及保存已被模拟/数字转换的数字数据的计算单元，所述模拟/数字转换单元具有常规访问模式，其中数字数据在初始写入计算之后被写入总线控制单元 处理单元和数字数据被直接写入总线控制单元的快速访问模式。 写入使能电路包括：地址匹配确定电路，其设置在所述计算单元中，并且如果所述总线控制单元的存储器中的预定地址与所述计算处理单元已经指定的地址相匹配，则从所述地址匹配确定电路输出所述写使能信号 计算单位; 以及仅在计算处理单元已经确定表示快速访问模式的快速访问信号时才接收总线控制单元中的写使能信号的输入的逻辑电路。

公开(公告)号：WO2016036817A4

公开(公告)日：2016-04-28

申请号：PCT/US2015048085

申请日：2015-09-02

Applicant: AB INITIO TECHNOLOGY LLC

Inventor： STANFILL CRAIG W ,  SHAPIRO RICHARD ,  WEISS ADAM ,  ROBERTS ANDREW F ,  WHOLEY III JOSEPH SKEFFINGTON ,  GOULD JOEL ,  KUKOLICH STEPHEN A

IPC: G06F9/44 ,  G06F9/45 ,  G06F9/48 ,  G06F9/50

CPC classification number: G06F8/43 ,  G06F8/34 ,  G06F8/433 ,  G06F8/447 ,  G06F9/4436 ,  G06F9/44505 ,  G06F9/44521 ,  G06F9/5066 ,  G06F13/36

Abstract: A graph-based program specification (110) includes components corresponding to tasks and directed links between ports of the components, including: a first type of link configuration defined by respective output and input ports of linked components, and a second type of link configuration defined by respective output and input ports of linked components. A compiler (120) recognizes different types of link configurations and provides in a target program specification occurrences of a target primitive for executing a function for each occurrence of a data element flowing over a link of the second type. A computing node (152) initiates execution of the target program specification, and determines at runtime, for components associated with the occurrences of the target primitive, an order in which instances of tasks corresponding to the components are to be invoked, and/or a computing node on which instances of tasks corresponding to the components are to be executed.

Abstract translation: 基于图的程序规范（110）包括对应于组件的端口之间的任务和有向链接的组件，包括：由链接组件的相应输出和输入端口定义的第一类型链接配置和定义的第二类型链接配置 通过链接组件的相应输出和输入端口。 编译器（120）识别不同类型的链路配置，并在目标程序规范中提供目标基元的出现，用于执行针对在第二类型的链路上流动的数据元素的每次出现的功能。 计算节点（152）启动目标程序规范的执行，并且在运行时确定与目标原语的出现相关联的组件，其中调用与组件相对应的任务的实例的次序，和/或 计算节点，在该节点上将执行对应于该组件的任务的实例。

公开(公告)号：WO2016037904A1

公开(公告)日：2016-03-17

申请号：PCT/EP2015/069955

申请日：2015-09-01

Applicant: FUJITSU TECHNOLOGY SOLUTIONS INTELLECTUAL PROPERTY GMBH

Inventor： HEINRICHS, Hans-Jürgen

IPC: G06F13/40 ,  H05K7/00 ,  H04L12/24

CPC classification number: G06F13/409 ,  G06F13/36 ,  G06F13/4068 ,  H05K7/1492

Abstract: Die Erfindung betrifft ein modulares Computersystem, umfassend ein Chassis mit einer Mehrzahl von im Bereich einer ersten Gehäuseseite angeordneten Aufnahmeschächten zur Aufnahme von korrespondierenden Funktionsmodulen, insbesondere Servermodulen (22). Das modulare Computersystem umfasst des Weiteren wenigstens ein erstes an einer zweiten Gehäuseseite angeordnetes Bedienpanel (4a, 4b) mit einer Mehrzahl von Bedienelementen. Dabei ist das wenigstens eine Bedienpanel über wenigstens ein erstes serielles Bussystem (45) mit Anschlüssen eines ersten Aufnahmeschachtes und eines zweiten Aufnahmeschachtes gekoppelt. Wenigstens eine erste Untergruppe der Bedienelemente ist dem ersten Aufnahmeschacht zugeordnet und eine zweite Untergruppe der Bedienelemente ist dem zweiten Aufnahmeschacht zugeordnet. Dabei ist das modulare Computersystem dazu eingerichtet, modulspezifische Steuerdaten über das erste serielle Bussystem zwischen der ersten Untergruppe der Bedienelemente und einem in dem ersten Aufnahmeschacht aufgenommenen Funktionsmodul und zwischen der zweiten Untergruppe der Bedienelemente und einem in dem zweiten Aufnahmeschacht aufgenommenen Funktionsmodul zu übertragen.

Abstract translation: 本发明涉及一种模块化计算机系统，包括具有多个布置在壳体收容槽，用于接收对应的功能模块，尤其是服务器模块（22）的第一侧的区域中的底盘。 模块化计算机系统还包括至少一个第一布置在第二壳体侧面板上（4A，4B），其具有多个操作元件的。 在这种情况下，通过至少联接到接收轴的第一端子和第二接收轴的第一串行总线（45）的所述至少一个控制面板。 至少与所述第一接收井相关联的控制元件的第一子集，以及与所述第二接收轴相关联的控制元件的第二子集。 在这种情况下，模块化计算机系统被配置为在第一串行总线系统中的第一子组的控件之间传送特定于模块的控制数据和所述第一收容槽的功能模块中与第二子组的控件之间接收和所述第二收容槽的功能模块中接收。