公开(公告)号：WO2017190264A1

公开(公告)日：2017-11-09

申请号：PCT/CN2016/080862

申请日：2016-05-03

申请人： 浙江大学

发明人： 叶凌云 ,  孙兴林 ,  李彩霞 ,  宋开臣

IPC分类号： G06F13/40

CPC分类号： G06F13/4027 ,  G06F13/40 ,  G06F13/4095

摘要： 一种拼叠式模块化仪器总线装置，包括N个仪器子模块(2)、N+1个定制总线连接器(4)、一个第一总线端接模块(1)以及一个第二总线端接模块(3)；N个仪器子模块(2)通过N-1个定制总线连接器(4)依次拼叠，两端再分别通过一个定制总线连接器(4)与第一总线端接模块(1)以及第二总线端接模块(3)相连；每个仪器子模块(2)由一个总线单元(5)与一个功能单元(6)组合而成。该装置可使所有仪器子模块(2)实现积木式自由拼叠组合，脱离传统背板式结构的束缚，更加灵活；每个仪器子模块(2)具有独立完整的仪器结构，自成系统；仪器子模块(2)的总线单元（5）与其功能单元（6）脱离，采用独立单板设计，更利于仪器总线系统升级，节约开发时间和设计成本。

公开(公告)号：WO2017105776A1

公开(公告)日：2017-06-22

申请号：PCT/US2016/062853

申请日：2016-11-18

申请人： INTEL CORPORATION

发明人： WU, Wei ,  TOMISHIMA, Shigeki ,  LU, Shih-Lien L.

IPC分类号： G06F13/16 ,  G06F9/38

CPC分类号： G06F13/28 ,  G06F13/1668 ,  G06F13/4027

摘要： Provided are a memory device and a memory bank comprising a split local data bus, and a segmented global data bus coupled to local data bus. Provided also is a method comprising, receiving a signal from a split local data bus, and transmitting the signal to a segmented global data bus coupled to local data bus. Provided also is a computational device that includes the memory device and the memory bank, and optionally one or more of a display, a network interface, and a battery.

摘要翻译： 提供了包括分离的本地数据总线和耦合到本地数据总线的分段全局数据总线的存储器设备和存储器组。 还提供了一种方法，包括从分离的本地数据总线接收信号，并将该信号传输到耦合到本地数据总线的分段的全局数据总线。 还提供了一种计算设备，其包括存储设备和存储体，并且可选地包括显示器，网络接口和电池中的一个或多个。

公开(公告)号：WO2017017653A1

公开(公告)日：2017-02-02

申请号：PCT/IB2016/054572

申请日：2016-07-29

申请人： METAL WORK S.P.A.

发明人： LEO, Rocco ,  ZOLA, Diego

IPC分类号： G06F13/40 ,  F15B13/08

CPC分类号： G06F13/4027 ,  F15B13/0857 ,  F15B13/0867 ,  G06F13/4095 ,  G06F13/4221 ,  G06F13/4282

摘要： Modular command device (30) for electrovalve islands comprising an input module (40, 50) of the parallel type (40) or of the serial type (50) comprising input connectors (41, 51) to receive the command signals of a user and output connectors (42, 52) to transmit the command signals received; valve command modules (60) for controlling electrovalves (70) including: at least one input connector (61, 62, 63), a communication BUS of the parallel type (64) and a communication BUS of the serial type (65) dedicated to transmitting at least the command signals received by the input module (40, 50); an electronic processing and control unit (66) connected to the communication BUS of the parallel type (64) and to the communication BUS of the serial type (65), the electronic processing and control unit (66) being configured to extract from the communication BUSes (64, 65) the command signals for the electrovalves (70).

摘要翻译： 用于电阀岛的模块化命令装置（30）包括并联型（40）或串联型（50）的输入模块（40,50），包括用于接收用户的命令信号的输入连接器（41,51） 输出连接器（42,52），用于发送所接收的命令信号; 用于控制电阀（70）的阀指令模块（60）包括：至少一个输入连接器（61,62,63），并联型（64）的通信总线和串行型（65）的通信总线，专用于 至少传输由所述输入模块（40,50）接收的命令信号; 连接到并行类型（64）的通信总线和串行类型（65）的通信总线的电子处理和控制单元（66），电子处理和控制单元（66）被配置为从通信 BUS（64,65）电阀（70）的命令信号。

公开(公告)号：WO2016207064A1

公开(公告)日：2016-12-29

申请号：PCT/EP2016/063949

申请日：2016-06-16

申请人： QUALCOMM TECHNOLOGIES INTERNATIONAL, LTD.

发明人： SZETO, Victor

IPC分类号： G06F13/38 ,  G06K19/04

CPC分类号： G06F13/28 ,  G06F13/124 ,  G06F13/385 ,  G06F13/4022 ,  G06F13/4027 ,  G06F13/4282

摘要： A system and method communicates with one of two or more secure digital input output (SDIO) units that only one SDIO unit responds when it is being addressed. The SDIO unit has an SDIO clock input port, an SDIO data bus output port, and an SDIO bidirectional command port. Each SDIO unit has an address indicator within it associated with each SDIO unit. An SDIO unit will not respond to an SDIO command unless an SDIO unit address encoded in the SDIO command matches its address indicator.

摘要翻译： 一个系统和方法与两个或更多安全数字输入输出（SDIO）单元之一通信，只有一个SDIO单元在被寻址时才响应。 SDIO单元具有SDIO时钟输入端口，SDIO数据总线输出端口和SDIO双向命令端口。 每个SDIO单元都具有与每个SDIO单元相关联的地址指示器。 SDIO单元不会响应SDIO命令，除非SDIO命令中编码的SDIO单元地址与其地址指示符相匹配。

公开(公告)号：WO2016203973A1

公开(公告)日：2016-12-22

申请号：PCT/JP2016/066419

申请日：2016-06-02

申请人： ソニーセミコンダクタソリューションズ株式会社

发明人： 宮岡　大定 ,  内田　薫規 ,  伊藤　克尚

IPC分类号： G06F3/00 ,  G06F13/38

CPC分类号： G06F13/4027 ,  G06F3/00 ,  G06F13/38 ,  G06F13/4081 ,  H03H5/003

摘要： 本技術は、電子機器どうしの接続の態様のバリエーションを増やすことができるようにする通信装置、及び、制御方法に関する。 第１の電子機器と、第１の電子機器が出力するベースバンド信号を受信する第２の電子機器とが接続されたときに、第１の電子機器によって検出される、第２の電子機器が内蔵する機構に相当する被検出機構であって、第１の電子機器と接続される被検出機構と、第２の電子機器が出力するベースバンド信号を検出し、第１の電子機器と第２の電子機器との接続を検出する接続検出部と、第１の電子機器と第２の電子機器との接続が、接続検出部で検出された場合に、被検出機構を、第１の電子機器に接続する制御部とを備える。本技術は、例えば、USB(Universal Serial Bus)ホストが、USBデバイスとの接続を認識する接続等に適用できる。

摘要翻译： 本技术涉及可以增加数字设备之间的连接模式的变化的通信设备和控制方法。 提供一种通信装置，包括：被检测机构，其连接到第一电子设备，并且其对应于容纳在第二电子设备中的接收第一电子设备输出的基带信号的机制，所述机制为 当第一电子设备连接到第二电子设备时，由第一电子设备检测到检测到的; 连接检测单元，其检测第二电子设备输出的基带信号，并检测第一电子设备与第二电子设备之间的连接; 以及控制单元，当通过连接检测单元检测到第一电子设备和第二电子设备之间的连接时，将要检测的机构连接到第一电子设备。 作为示例，可以将本技术应用于通用串行总线（USB）主机识别与USB设备的连接的连接。

公开(公告)号：WO2016153727A1

公开(公告)日：2016-09-29

申请号：PCT/US2016/020046

申请日：2016-02-29

申请人： INTEL CORPORATION

发明人： GUDDETI, Jayakrishna

IPC分类号： H04L12/931 ,  H04L12/40 ,  H04L12/933

CPC分类号： G06F13/4022 ,  G06F13/4027

摘要： In an embodiment, an apparatus includes: a fabric of a first communication protocol; a switch coupled between the fabric and at least some downstream agents, the switch to couple to a primary interface of the fabric via a primary interface of the switch and to communicate with the fabric via the first communication protocol, the switch further including a sideband interface to interface with a sideband fabric of the first communication protocol; and the at least some downstream agents coupled to the switch via the sideband fabric, wherein the at least some downstream agents are to be enumerated with a secondary bus of a second communication protocol, and the switch device is to provide a transaction received from an upstream agent to a first downstream agent based on a bus identifier of the secondary bus with which the first downstream agent is enumerated.

摘要翻译： 在一个实施例中，一种装置包括：第一通信协议的结构; 耦合在所述结构和至少一些下游代理之间的交换机，所述交换机经由所述交换机的主接口耦合到所述结构的主接口，并且经由所述第一通信协议与所述结构通信，所述交换机还包括边带接口 与第一通信协议的边带结构接口; 并且所述至少一些下游代理经由所述边带结构耦合到所述交换机，其中所述至少一些下游代理将被枚举有第二通信协议的辅助总线，并且所述交换设备将提供从上游接收的事务 代理到基于第一下游代理被列举的辅助总线的总线标识符的第一下游代理。

公开(公告)号：WO2016142969A1

公开(公告)日：2016-09-15

申请号：PCT/JP2015/001374

申请日：2015-03-12

申请人： ルネサスエレクトロニクス株式会社

发明人： 杉本　貴彦 ,  宇根　智浩 ,  植田　浩司 ,  橋本　亮司 ,  加谷　俊之

IPC分类号： G06F13/00

CPC分类号： G06F13/4221 ,  G06F13/00 ,  G06F13/4009 ,  G06F13/4027

摘要： 　データセレクタ回路（２）は、複数の種類のデータを含むデータ群を、複数の種類のデータに分割する。第１圧縮回路（４ａ）及び第２圧縮回路（４ｂ）は、複数の種類のデータの種類に応じて、複数の種類のデータをそれぞれ並行して圧縮する。第１圧縮回路（４ａ）は、データ（ｂ１）を圧縮して、圧縮データ（ｂ２）を得る。第２圧縮回路（４ｂ）は、データ（ｃ１）を圧縮して、圧縮データ（ｃ２）を得る。データ送信回路（６）は、圧縮データ（ｂ２）及び圧縮データ（ｃ２）を端末に送信する。

摘要翻译： 根据本发明，数据选择器电路（2）将包括多种类型的数据的数据组划分成多种类型的数据。 根据多种类型的数据的类型，第一压缩电路（4a）和第二压缩电路（4b）并行地压缩多种类型的数据。 第一压缩电路（4a）压缩数据（b1）并获得压缩数据（b2）。 第二压缩电路（4b）压缩数据（c1）并获得压缩数据（c2）。 数据发送电路（6）将压缩数据（b2）和压缩数据（c2）发送到终端。

公开(公告)号：WO2016140768A1

公开(公告)日：2016-09-09

申请号：PCT/US2016/016702

申请日：2016-02-05

申请人： QUALCOMM INCORPORATED

发明人： WINEMILLER, Chad; Everett ,  BOYETTE, Jon; Raymond ,  DEANS, Russell, Coleman

IPC分类号： G01R31/317

CPC分类号： G06F13/4282 ,  G01R31/31705 ,  G06F13/4027

摘要： Aspects disclosed in the detailed description include high-frequency signal observations in electronic systems. In this regard, a high-frequency signal observation circuit is provided in an electronic system to enable high-frequency signal observations. In one aspect, the high-frequency signal observation circuit comprises an observation signal selection circuit. The observation signal selection circuit is programmably controlled to select an observation signal among a plurality of electronic input signals (e.g., control signals) received from the electronic system. In another aspect, the high-frequency signal observation circuit is configured to utilize a bypass data path, which is routed around serializer/deserializer (SerDes) logic in the electronic system, to output the observation signal for observation. By programmably selecting the observation signal and outputting the observation signal via the bypass data path, it is possible to examine accurately any high-frequency signal (e.g., high-frequency clock signal) in the electronic system with minimized delay and/or degradation in the high-frequency signal.

摘要翻译： 在详细描述中公开的方面包括电子系统中的高频信号观测。 在这方面，在电子系统中设置高频信号观测电路，以实现高频信号观测。 一方面，高频信号观测电路包括观测信号选择电路。 可编程地控制观测信号选择电路以从从电子系统接收的多个电子输入信号（例如，控制信号）中选择观测信号。 在另一方面，高频信号观测电路被配置为利用绕在电子系统中的串行器/解串器（SerDes）逻辑路由的旁路数据路径，以输出用于观察的观测信号。 通过可编程地选择观测信号并通过旁路数据路径输出观测信号，可以精确地检查电子系统中的任何高频信号（例如，高频时钟信号），其中最小的延迟和/或劣化 高频信号。

公开(公告)号：WO2016114872A1

公开(公告)日：2016-07-21

申请号：PCT/US2015/064908

申请日：2015-12-10

申请人： QUALCOMM INCORPORATED

发明人： SHEN, Jian

IPC分类号： G06F13/38

CPC分类号： G06F13/4282 ,  G06F13/385 ,  G06F13/4027 ,  G06F2213/0026

摘要： Aspects disclosed in the detailed description include peripheral component interconnect express (PCIe) hosts adapted to support remote PCIe endpoints. In this regard, a PCIe host is configured to determine a temporal distance to an attached PCIe endpoint and compare the temporal distance to a predetermined threshold value. In one aspect, the PCIe host defines a first configuration parameter for the attached PCIe endpoint if the temporal distance is greater than the predetermined threshold value. In another aspect, the PCIe host defines a second configuration parameter different from the first configuration parameter for the attached PCIe endpoint if the temporal distance is less than or equal to the predetermined threshold value. By differentiating the attached PCIe endpoints based on temporal distances, the PCIe host can support compatibly a plurality of attached PCIe endpoints regardless of physical connection distances with the attached PCIe endpoints.

摘要翻译： 在详细描述中公开的方面包括适于支持远程PCIe端点的外围组件互连快速（PCIe）主机。 在这方面，PCIe主机被配置为确定到附接的PCIe端点的时间距离并将时间距离与预定阈值进行比较。 在一个方面，如果时间距离大于预定阈值，则PCIe主机为连接的PCIe端点定义第一配置参数。 在另一方面，如果时间距离小于或等于预定阈值，则PCIe主机定义与附接的PCIe端点的第一配置参数不同的第二配置参数。 通过基于时间距离对连接的PCIe端点进行区分，PCIe主机可以兼容地支持多个连接的PCIe端点，而与连接的PCIe端点的物理连接距离无关。

公开(公告)号：WO2016101090A1

公开(公告)日：2016-06-30

申请号：PCT/CN2014/094478

申请日：2014-12-22

申请人： INTEL CORPORATION ,  MAO, Cheng

发明人： MAO, Cheng

IPC分类号： G06F11/22

CPC分类号： G01R31/31701 ,  G01R31/31705 ,  G01R31/31727 ,  G01R31/3177 ,  G06F9/3887 ,  G06F11/2236 ,  G06F11/27 ,  G06F12/0875 ,  G06F12/0897 ,  G06F12/1027 ,  G06F13/4027 ,  G06F2212/452 ,  G06F2212/60 ,  G06F2212/68 ,  G06F2213/0026

摘要： A processor includes logic to implement a reconfigurable test access port with finite state machine control. A plurality of test access ports may each include a finite state machine for enabling implementation of different test interfaces to the processor, including JTAG IEEE 1149.1, JTAG IEEE 1149.7, and serial wire debug.

摘要翻译： 处理器包括用有限状态机控制来实现可重新配置的测试访问端口的逻辑。 多个测试访问端口可以各自包括有限状态机，用于实现对处理器的不同测试接口，包括JTAG IEEE 1149.1，JTAG IEEE 1149.7和串行线路调试。