公开(公告)号：WO2022126621A1

公开(公告)日：2022-06-23

申请号：PCT/CN2020/137677

申请日：2020-12-18

Applicant: 清华大学

Inventor： 尹首一 ,  谢思敏 ,  谷江源 ,  钟鸣 ,  罗列 ,  张淞 ,  王智 ,  韩慧明 ,  刘雷波 ,  魏少军

IPC: G06F15/78 ,  G06F5/06

Abstract: 一种零缓冲流水的可重构处理单元阵列及零缓冲流水方法，零缓冲流水的可重构处理单元阵列PEA中的处理单元PE之间的数据传输、PE对PE中的局部寄存器LR的读写、PEA对PEA中全局寄存器GR和共享存储器SM的访问不经过先进先出存储器FIFO，采用包含有停顿周期数的配置信息在可重构处理器上对运算算子进行静态调度，基于所述停顿周期数确定每个运算算子所对应的PE的启动时间，实现零缓冲流水。通过配置信息的软件定义方式，利用停顿周期数从而忽略了FIFO的开销，减少了数据传输和处理的延迟，也因此极大的提高了数据传输、数据处理的效率。

公开(公告)号：WO2022178861A1

公开(公告)日：2022-09-01

申请号：PCT/CN2021/078251

申请日：2021-02-26

Applicant: 清华大学

Inventor： 尹首一 ,  段宁远 ,  韩慧明 ,  刘雷波 ,  魏少军

IPC: G06F7/523

Abstract: 一种并行乘法器及其工作方法，其中，该并行乘法器包括：编码解码电路（202），用于对NR4SD +的数字集进行编码和解码处理，得到部分积阵列；约简树结构（204），连接所述编码解码电路，用于对所述部分积阵列中除最后两个部分积行之外的部分进行累加处理；改进后的平方根选择进位加法器（206），连接所述约简树结构，用于对所述部分积阵列的最后两个部分积行进行加法处理，其中，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，所述第一定制组合电路包括数字电路器件。该方案可以提高时序，同时，减小了面积，有利于并行乘法器满足高性能的时序要求。

公开(公告)号：WO2022126630A1

公开(公告)日：2022-06-23

申请号：PCT/CN2020/137702

申请日：2020-12-18

Applicant: 清华大学

Inventor： 尹首一 ,  邓大峥 ,  谷江源 ,  韩慧明 ,  刘雷波 ,  魏少军

IPC: G06F15/167 ,  G06F15/177 ,  G06F9/30 ,  G06F9/38 ,  G06N3/10

Abstract: 一种可重构处理器及其上多种神经网络激活函数计算方法，其中，该方法包括：将神经网络激活函数拆分为基础运算(102)；根据神经网络激活函数中各基础运算的计算顺序，通过可重构处理器的可重构处理阵列从共享存储器中读取输入数据来依次实现各基础运算，可重构处理阵列中四周边缘上的处理单元可用于执行访存操作及其他运算操作，称为访存处理单元，可重构处理阵列中除了四周边缘上的处理单元之外的其他处理单元只可用于执行运算操作，称为运算处理单元，四周边缘上的处理单元与所在行上的或所在列上的用于执行运算操作的处理单元进行数据传输，可重构处理阵列中每个处理单元与自身上下左右方位上存在的且相邻的处理单元进行数据传输(104)。

公开(公告)号：WO2022126361A1

公开(公告)日：2022-06-23

申请号：PCT/CN2020/136420

申请日：2020-12-15

Applicant: 清华大学

Inventor： 尹首一 ,  谢思敏 ,  谷江源 ,  钟鸣 ,  罗列 ,  张淞 ,  韩慧明 ,  刘雷波 ,  魏少军

IPC: G06F9/4401

Abstract: 一种可重构处理器的配置加载系统及方法，该系统包括：配置控制器（11），用于获取PEA（12）的配置任务所需配置数据的长度和多个配置地址；获取多个配置包并发送至PEA控制器（121），直至当前获取的配置包的数量等于配置数据的长度；判断当前是否接收到了PEA_CP_Finish信号，若是，预取下一个配置任务的配置数据；PEA控制器（121），用于从每个配置包中解析出顶层配置信息，确定对应的PE（122）并发送；在接收到当前配置任务的所有PE（122）发送的PE_CP_Finish信号后，发送PEA_CP_Finish信号；PE（122），用于在每次执行完一个配置包后，发送PE_CP_Finish信号。该系统可以对可重构处理器的配置进行加载，延迟少。

公开(公告)号：WO2022133686A1

公开(公告)日：2022-06-30

申请号：PCT/CN2020/138119

申请日：2020-12-21

Applicant: 清华大学

Inventor： 尹首一 ,  谷江源 ,  孙庆斌 ,  张淞 ,  刘雷波 ,  魏少军

IPC: G06F7/544

Abstract: 一种有/无符号乘累加装置及方法，适用于粗粒度可重构处理器架构，所述装置包含拆分模块、运算模块、处理模块和输出模块；拆分模块用于获取配置控制信号，根据配置控制信号将输入的大于预设位宽的二进制被乘数、乘数和加数，按预设拆分规则拆分生成多组小于预设位宽的二进制数；运算模块用于根据配置控制信号中的动态配置文件，通过多个MAC运算单元对多组小于预设位宽的二进制数进行对应的分组后，分别进行乘累加计算和/或并行乘累加计算获得多个计算结果；处理模块用于将多个计算结果按预设调整规则分别进行移位和有效位扩展处理获得多个大于预设位宽的处理结果；输出模块用于将多个处理结果进行累加获得运算结果。

公开(公告)号：WO2015123848A1

公开(公告)日：2015-08-27

申请号：PCT/CN2014/072334

申请日：2014-02-20

Applicant: 清华大学

Inventor： 刘雷波 ,  朱建峰 ,  杨骁 ,  尹首一 ,  魏少军

IPC: G06F9/30

CPC classification number: G06F9/30058 ,  G06F9/3001 ,  G06F9/30072 ,  G06F9/3885

Abstract: 一种可重构处理器和可重构处理器的条件执行方法，其中，可重构处理器包括：路由单元，用于分配条件分支语句的条件判断语句和条件执行语句以并行处理条件判断语句和条件执行语句；第一算数逻辑单元，用于根据路由单元的分配处理条件判断语句以获取单比特信号；第二算数逻辑单元，用于根据路由单元的分配处理条件执行语句以获取条件执行结果，并接收单比特信号，以及根据单比特信号对条件执行结果的输出进行控制。所述可重构处理器，通过并行处理条件分支语句中的条件判断语句和条件执行语句，缩短了条件分支语句的依赖长度以及运行时间，提升了条件分支语句的执行效率。